数字逻辑电路分为两种，分别是组合逻辑与时序逻辑。
（1）组合逻辑：输出仅仅当时输入逻辑电平的函数（有延时），与电路的原始状况无关的逻辑电路。也就是说，当输入信号中的任何一个发生改变时，输出都有可能会依据其改变而改变，但与电路现在所在的状况没有任何关系。其间组合逻辑是由与、或、非门组成的网络。常用的组合电路有：多路器、数据通路开关、加法器、乘法器等。
（2）时序逻辑：输出不仅仅当时输入的逻辑电平的函数，还与电路现在所在的状况有关。
时序逻辑由多个触发器和多个组合逻辑块组成的网络，常用的有：计数器、杂乱的数据活动操控逻辑、运算操控逻辑、指令剖析和操作操控逻辑等。同步时序逻辑是规划杂乱的数字逻辑系统的中心。时序逻辑借助于状况寄存器记住它现在所在的状况。在不同的状况下，即便一切的输入都相同，其输出也不一定相同。
assign句子完成组合逻辑
组合逻辑电路能够用assign句子完成，例如：
例1：assign加法器。
wire a,b,c;
assign c = a + b; //加法器
例1完成的是一个简略的加法器，assign句子也能够完成杂乱一些的组合逻辑电路，例如：
例2：assign选择器。
wire a,b,c;
wire ena；
assign c = ena ? a : b; //数据选择器
例2完成的是一个数据选择器。假如组合逻辑比较杂乱，用assign句子书写就会比较繁琐，可读性较差。例如用assign句子完成一个8选1数据选择器，如下所示：
例3：assign 8选1选择器。
wire a0,a1,a2,a3,a4,a5,a6,a7,b;
wire ［2:0］ addr；
assign b = //8选1数据选择器
（addr == 3’d0） ? a0 :（addr == 3’d1） ? a1 :
（addr == 3’d2） ? a2 :（addr == 3’d3） ? a3 :
（addr == 3’d4） ? a4 :（addr == 3’d5） ? a5 :
（addr == 3’d6） ? a6 : a7;
//在该表达式中，当addr不等于d0～d6时，b等于a7
//当addr等于d6时，b等于a6；当addr等于d5时，b等于a5，且优先级
//高于addr等于d6时的状况，顺次类推
所以杂乱的组合逻辑电路最好用always块完成。
从上面的几个比如能够看出，运用assign句子描绘组合逻辑电路时，格局为：
assign 输出变量 = 输入变量之间的运算成果;
always块完成组合逻辑
组合逻辑电路也能够用assign句子完成，例如：
例4：always加法器。
wire a,b,c;
always @ （a or b） //当a和b有改变时，触发加法器操作
c = a + b;
上面这个比如完成了一个加法器，假如需求完成一个数据选择器，能够书写如下：
例5：always选择器。
wire a,b,c;
wire ena；
always @ （a or b or ena） //当a、b和ena有改变时，进行下列操作
if（ena == 1’b0） c = b;
else c = a;
假如想完成一个比较杂乱的组合逻辑电路，例如：
例6：always8选1选择器。
wire a0,a1,a2,a3,a4,a5,a6,a7,b;
wire ［2:0］ addr；
always @ （a0 or a1 or a2 or a3 or a4 or a5 or a6 or a7 or addr） begin
case（addr） //运用case句子完成8选1数据选择器
3’d0: b = a0; //只有当a0～a7以及addr有改变时，才触发case的操作
3’d1: b = a1;
3’d2: b = a2;
3’d3: b = a3;
3’d4: b = a4;
3’d5: b = a5;
3’d6: b = a6;
3’d7: b = a7;
endcase
end
因为在always块中能够运用if、case等句子，所以关于杂乱的组合逻辑，运用always句子进行描绘显得层次愈加清楚，可读性更强。
从上面几个比如能够看出，运用always句子描绘组合逻辑电路时，格局为：
always @ （灵敏变量1 or灵敏变量2 or灵敏变量3 or …） begin
各种句子的组合
end
其间的灵敏变量包含一切的会引起输出改变的输入变量以及相应的操控变量。别的，运用always句子描绘组合逻辑电路时，应该运用堵塞赋值方法，即“=”，而不是“=”。
