工艺技能的开展极大地进步了FPGA器材的密度。多个赛灵思Virtex系列中都包括了超越1百万体系门的器材。这种器材密度的进步和300mm晶圆片的运用,为FPGA批量生产发明了条件。
从前只能运用ASIC来完结的规划现在能够在可编程器材中完结了。最新的90nm Virtex-4器材供给了超越200,000个逻辑单元、6MB的块RAM和挨近100个DSP块。创立能够有用运用这些器材中的可用资源并满意功用要求的规划是极具挑战性的作业。走运的是,今日的EDA软件东西现已开展到能够应对这些挑战了。
逻辑优化、逻辑布局和最小化互连推迟都是完结最大功用的重要作业。时序驱动归纳技能对规划功用供给了严重改善。影响时序驱动归纳的束缚要素是估量布线推迟的精度。
物理归纳――依据物理布局和布线信息进行归纳――是有用处理这些问题的最前沿技能。物理归纳与优化把归纳引进到网表生成后的完结决议方案中,然后进一步扩展了这一技能。这将答应在完结时依据实践的布局布线信息对归纳映射与打包决议方案进行动态复查。
物理归纳与优化的长处
逻辑层次之间的互连推迟受逻辑单元布局的挨近性、布线拥塞和网络之间对快速布线资源的部分竞赛的影响。处理这一问题的办法是在映射、布局和布线期间从头查看归纳决议方案。在映射阶段,能够依据每个时序途径的紧迫程度对网表进行从头优化、打包和布局。这一办法减少了到达时序收敛所需的完结次数。
物理归纳与优化流程
赛灵思ISE软件供给了多个完结物理归纳与优化的软件选项。您能够依据您的规划的详细需求独自或兼并运用这些选项。
――界说时序要求
进行有用物理归纳的最重要一步是树立精确全面的时序束缚。有了这些束缚,完结东西就依据牢靠信息做出决议方案,然后改善整体作用。对那些具有严格要求的时钟和I/O引脚进行束缚,以减轻剩下规划部分的作业。
界说这些时序束缚的最轻松途径是运用ConstraintsEditor。这一图形东西答应您输入时钟频率、多周期与虚伪途径(falsepath)束缚、I/O时序要求,以及很多其他弄清性要求。束缚被写入一个用户束缚文件(UCF)中,可在任何文本修改器中进行修改。
假如未供给用户界说的时序束缚,ISE.8.1i软件供给了一个新功用,将主动为每个内部时钟生成时序束缚。在“功用评价形式(PEM)”中,您能够在不用供给时序方针的情况下取得高功用的物理归纳与优化作用。
――运转大局优化
关于包括IP核或其他网表的规划,完结的转化(NGDBuild)阶段后生成的NGD文件表明整个规划榜首次被完好编译。大局优化是在7.1.01i版别Map中添加的一项新功用,将进行完好规划的拼装,并测验经过从头优化组合与寄存器逻辑来进步规划功用。大局优化(命令行键入map?Cglobal_opt)显现可进步规划时钟频率均匀7%。
还有两个选项能够让您在此阶段进一步操控优化的完结:时序调整(retiming)(map-retiming)将前后移动寄存器以平衡组合逻辑推迟,和等效寄存器删去(map-equivalent_register_removal)将经过冗余功用性删去寄存器。
――答应时序驱动打包与布局
时序驱动打包与布局是物理归纳完结流程的中心。当您选用这个选项(map-timing),布局布线的布局阶段将在Map中完结,答应在初始成果未达最优时对打包决议方案进行从头查看。时序驱动打包迭代流程替换了无关逻辑打包(unrelatedlogicpacking)。
赛灵思物理归纳与优化中包括不同等级的优化。榜首级优化是在ISE6.1i软件中引进的,从进行逻辑改换开端,其间包括扇出操控、逻辑仿制、拥塞操控,以及改善的推迟估量。这些例程使规划完结了更高效的打包和布局,到达了更快的时钟频率和更高密度的逻辑运用率。
下一级添加了逻辑与寄存器优化;Map可从头安排单元以改善要害途径推迟。这些改换为满意规划时序要求供给了极大的灵活性。运用了很多不同技能(包括内部引??换、根本单元切换,以及逻辑重组)将物理单元转化成逻辑上等效的不同结构,以满意规划要求。
ISE8.1i软件引进了别的一级物理归纳:组合逻辑优化。该-logic_opt开关将敞开一个流程,对规划中的一切组合逻辑进行查看。给定布局和时序信息,您能够对优化LUT结构做出更牢靠的决议方案,以改善整体规划。
物理归纳与优化示例
逻辑仿制:假如一个LUT或触发器驱动多个负载,而这些负载中有一个或多个负载的放置方位离驱动源的间隔太远因此无法满意时序要求时,能够仿制该LUT或触发器并放置在接近该组负载的当地,然后减小布线推迟(图1)。
逻辑重组:假如要害途径跨过多个切片中的多个LUT,可运用较少的切片对该逻辑进行从头组织,选用时序上更高效的LUT与多路转化器组合来下降该途径所需的布线资源(图2)。
根本单元切换:假如一个功用运用LUT和多路转化器构成,物理归纳与优化可对该功用进行从头安排,将最快的途径(一般经过多路转化器挑选引脚)分配给最要害的信号(图3)。
引脚转化:LUT的每个输入引脚可能有不同的推迟,一切Map具有交流引脚(以及相关的LUT等式)的才能,以便将最要害的信号放置在最快的引脚上(图4)。
定论
赛灵思东西会集的物理归纳与优化功用将进一步走向老练并跟着每个软件版别的发布进行扩展。随同作用质量的改善,您能够期待着对优化类型的更多操控。其他方案中的强化措施还包括在再优化阶段考虑更多规划单元(例如答应将寄存器移入和移出I/O块或块RAM和DSP块等专门功用),以及将布线阶段包括进物理归纳迭代进程,以及优化体系。
赛灵思ISE软件中的物理归纳与优化东西是为在完结的打包和布局阶段对您的FPGA规划的结构进行从头查看而创立的。给定时序束缚和物理地图信息,在映射和布局布线阶段优化归纳决议方案可极大地改善成果。