与传统模仿示波器比较.数字存储示波器不只具有可存储波形、体积小、功耗低，运用便利等长处，而且还具有强壮的信号实时处理剖析功用。在电子丈量范畴，数字存储示波器正在逐步替代模仿示波器。但目前我国运用高功用数字存储示波器首要依托国外产品，而且价格昂贵。因而研讨数字存储示波器具有重要价值。借于此，提出了一种简易数字存储示波器的规划方案，经测验，功用优秀。
2 数字存储示波器根本作业原理
数字存储示波器与模仿示波器不同在于信号进入示波器后马上经过高速A/D转换器将模仿信号前端快速采样，存储其数字化信号。并运用数字信号处理技能对所存储的数据进行实时快速处理，得到信号的波形及其参数，并由示波器显现，然后完结模仿示波器功用，而且丈量精度高。还可存储信号，因而，数字存储示波器能够存储和调用显现特定时间信号。
3 体系剖析证明
3.1 A/D实时采样
依据奈奎斯特采样定理，采样速率有必要高于2倍的信号最高频率重量。关于正弦信号，一周期内应有2个采样点。为了不失真康复被测信号，一般一周期内需求采样8个点以上。为了合作高速模数转换器，选用FPGA操控M/D转换器的采样速率，以完结高速实时采样。实时采样能够完结整个频段的全速采样，本体系规划选用ADI公司的12位高速A/D转换器AD9220，其最高采样速率可达10 MHz。
3.2 双踪显现
本体系规划的双踪显现模块是以高速切换模仿开关选通两路信号进入采样电路，两路波形存储在同一个存储器的奇、偶地址位。双踪显现时，先扫描奇地址数据位，再扫描偶地址数据位。选用模仿开关替代一个模数转换器，防止两片高速A/D转换器彼此搅扰，下降体系调试难度，而且完结体系功用。
3.3 触发办法
选用FPGA内部软件触发办法，经过软件设置触发电平，所设置的施密特触发器参数易于修正，然后按捺比较器发生的毛刺。当采样值大于触发电平，则发生一次触发。该办法充分运用了FPGA的资源，削减外围电路，消除硬件毛刺发生的搅扰，易于调整触发电压。
3.4 波形显现方位的调度
3.4.1 行扫描调度
经过操控FPGA内部双口RAM(1 KB)的开始地址的偏移量确认来操控波形的移动。其详细办法是将滑动变阻器R上的电平经过模数转换器转换为数字信号传输给FPGA，再与初始电平数字信号(显现方位复位时，滑动变阻器R的电平采样值)比较较决议开始地址ADR0的偏移量。该办法可易于完结波形满屏和主动显现功用。
3.4.2 列扫描调度
MAXl97采样A、B通道的Position电位器值，所得采样值经FPGA送至16位串行D/A转换器，MAX542发生直流电平，该直流电平与列扫描波形相加送至模仿示波器显现，完结波形上下移动。为别离A、B通道，在读A通道波形数据时，FPGA有必要将Position A电位器的值送至D/A转换器;而在读B通道波形数据时，也有必要将Position B电位器的值送至D/A转换器，这样可在调度某一电位器时，完结相应通道波形上下移动。
3.5 波形数据存储
数字示波器存储波形数据可选用外接的双口RAM或通用静态RAM，一起FPGA可操控RAM的地址线，然后完结波形数据的存储。双口RAM可一起进行读写操作，因为本体系规划选用FPGA，因而可充分运用FPGA的逻辑阵列和嵌入式阵列，可将双口RAM写入FPGA内部，然后无需外接RAM，削减硬件电路，进步简易数字示波器的可靠性。
4 体系规划方案
本体系规划框图如图1所示。整个体系是以FPGA为中心，包含前端模仿信号处理模块、单片机模块、显现模块和键盘输入模块。而信号的前级处理模块又包含射级跟从器、程控扩大电路、整形电路。A、B通道的信号经前级处理变为O～4 V，AD9220对其采样。波形存储操控模块将其采样数据写入FPGA内部RAM，再由波形显现操控模块进行显现。FPGA经过编程设置完结测频、键盘扫描、显现驱动、波形存储操控等功用。单片机AT89S52操控整个体系键盘和点阵液晶模块完结人机交互。经过面板按键可便利调整波形显现办法。
5 硬件电路规划
5.1 程控扩大电路
选用模仿开关CD4051、宽带运算扩大器AD844及精细电位器完结10 mV/div～2 V/div的多档笔直分辨率。FPGA含有通道挑选寄存器模块，经过单片机写入通道号操控模仿开关以选通不同的反应电阻，完结不同扩大倍数，将信号调度在满意AD9220的0～4 V的范围内，详细电路如图2所示。
5.2 数据收集模块
本体系规划选用ADI公司的高速模数转换器AD9220完结波形信号的收集，AD9220最高采样速率可达10 MHz，选用外部晶体振荡器8 MHz，FPGA内部经过采样完结波形存储。AD9220有直流耦合和沟通耦合两种输入办法。本体系规划选用直流耦合，0~5 V的输入办法。选用内部2.5 V参阅电压。因为体系笔直分辨率只需255级，故选用AD9220的高8位。数据收集电路如图3所示。
5.3 FPGA规划
体系选用Verilog HDL言语，在QuartusII软件下对FPGA进行逻辑电路的描绘编程，可灵敏完结体系所需电路和操控模块。
5.3.1 触发模块
单片机先向FPGA模块写入设置的触发电压，FPGA内部比较较后，当采样值大于该触发电压时，则发生一次触发。图4为触发模块。
5.3.2 程控扩大操控模块
单片机首要以100 mv/div的档位对信号采样，经过比较与该信号最近的模仿开关的通道号，然后写入操控字，发生相应通道号，完结笔直分辨率的调整。
5.3.3 波形存储操控模块
该模块为RAM模块的写地址累加器，可操控波形的存储。H_sering为单次和屡次触发操控引脚，当为高电平时，单次触发，中止向RAM写入数据，所显现波形为存储波形;为低电平时，屡次触发，当检测到一次触发时，即向RAM写一次数据，共l K个点，并在写操作时屏蔽触发。写地址先写奇地址，存入通道一采样后的波形数据，后写偶地址，存入通道二采样后的波形数据。假如接连屡次检测不到触发时，向RAM中写入全0，显现一条直线，即完结主动捕捉功用。波形存储操控模块如图5所示。
5.3.4 波形显现操控模块
该模块为读地址累加器，从RAM中读取数据，并发生行扫描和列扫描数据。经过单片机写入累加器基地址，改动读取数据的开始位，完结波形的平移。该模块还可核算波形的峰峰值、平均值，单片机可直接读回数值。波形显现操控模块如图6所示。
6 体系软件规划
体系软件规划完结人机交互、信息提示、体系启动与复位等功用。首要体系初始化，显现默许通道波形，再等候按键按下。当按键按下后，完结相应功用，显现相应波形，然后循环等候。体系软件规划流程如图7所示。
7 测验成果
运用克己的数字存储示波器和tektronix TDSl002型数字示波器丈量输入信号，其间部分丈量数据如表1所列。
经过比照测验和成果剖析，各种输入信号在克己数字存储示波器上可准确显现波形，而且完结波形的双踪显现及波形水平、笔直平移，频率、平均值、峰峰值的丈量，差错小，到达必定的精度要求。
8 结语
本体系规划选用单片机作为中心操控器，充分运用FPGA的可编程逻辑功用，完结相关电路规划。软硬件有机结合完结简易数字存储示波器的规划，体系整体功用完善，稳定性高，运用便利。
