高速电路规划范畴，关于布线有一种几乎是正义的知道，即“等长”走线，以为走线只需等长就必定满意时序需求，就不会存在时序问题。本文对常用高速器材的互连时序树立模型，并给出一般性的时序剖析公式。为表现详细问题详细剖析的准则，防止将公式当成全能公式，文中给出了MII 、RMII、RGMII和SPI的实例剖析。实例剖析中，结合运用公式剖析和理论剖析两种办法，以实例证明公式的局限性和两种办法的利害。本文终究还依据这些实例剖析，给出了SDRAM和DDR SDRAM等布线的一般性准则。
本文经过实例指明时序剖析的要害在于：对详细时序了解透彻的基础上，详细问题详细剖析，不能一味的套用公式，更不是经过走线的等长来处理时序问题。
1. 典型高速器材互连时序模型
图 1给出通用高速器材互连接口简化模型。图中，左边虚线框表明通讯器材两边的主控端。常见的实践景象有：SDRAM操控器、SPI主操控器等。经过恰当的演化，依据本模型很简略得到I2C主控端、MII接口的TX组模型、RMII同享时钟模型以及DDR操控信号与地址信号的互连模型等。右侧虚线框表明通讯中的被迫端。本模型中，数据是双向的，可是时钟是单一方向。简略地说，便是时钟单一方向发送，数据双向传递。这个特点是本模型的习惯场景。
图1 简化的器材互连模型
图 2 是依据本模型的数据写时序联系图。图中，T0表明主控端内部时钟发生器CLK宣布的时钟抵达触发器Q1时钟输入端的延时;T1表明触发器Q1承遭到时钟后到Q1输出端呈现数据的延时;T2表明主控端内部时钟发生器CLK宣布的时钟到主控端外部时钟输出引脚的延时;T3表明内部触发器Q1输出的数据抵达主控端外部数据输出引脚的延时。一般，半导体制造商不会给出T0-T3这些参数，一般会给出一个用于反映这些参数终究等价作用的参数，即主控端外部数据引脚上呈现数据时相关于外部时钟引脚呈现时钟信号的延时，这儿记为Tco。
图2 数据写时序图
时序剖析最关怀的参数是信号抵达承受端的终究树立时刻和坚持时刻是否契合器材要求。这儿将树立时刻和坚持时刻别离记为Tsetup和Thold。Tflt-clk和Tflt-data别离表明时钟信号和数据信号的飞翔时刻，即他们在对应走线上的延时。Tjitter-clk和Tjitter-data别离代表时钟信号和数据信号上的颤动时刻。
器材的树立时刻和坚持时刻是经过描绘器材外部的时钟引脚和数据引脚上的时序联系来反映器材内部相关的时序延时和相关方针逻辑时序联系的集总参数。信号从器材的引脚到内部方针逻辑存在必定延时，一起内部逻辑需求终究的树立和坚持时刻，归纳器材内部的这些需求，终究得到器材对外的时序要求。
剖析图2中时钟信号和数据信号的相互联系，可以发现：因为Tco的存在，假如器材间的时钟和数据走线等长，则在接纳端，用于发送时刻的边缘不能用于数据的采样。为了在接纳端对数据进行正确采样，有必要调整时钟和数据走线的联系，有两种办法：榜首，时钟走线善于数据走线，使得数据飞翔时刻较时钟短。此刻，在接纳端依然可以运用发生数据的时钟沿采样数据;第二，数据走线比时钟长，使得数据飞翔时刻较时钟长。此刻，可以运用运用发生数据时钟沿的下一个上升沿采样数据。
实践工程中，规划人员一般运用第二种办法并期望关于数字体系的树立时刻和坚持时刻都留有必定裕量，因而咱们可以得出下列公式，即树立时刻公式：
(Tsetup)min + (Tco)max + (Tflt-data – Tflt-clk)max + Tjitter-clk+ Tjitter-data T (1)
和坚持时刻公式：
(Tco)min + (Tflt-data – Tflt-clk)min – Tjitter-clk- Tjitter-data > (Thold)min (2)
很明显，Tco、Tflt-data 、Tflt-clk中，Tco是器材的固有参数，Tflt-data 和Tflt-clk取决于对应的PCB走线长度和走线层等。假如Tflt-data 和Tflt-clk的差过小，则导致数据的坚持时刻缺乏;假如过大，则会使得树立时刻缺乏。因而，Tflt-data 和Tflt-clk的差存在上限和下限两层束缚。
图3 数据读时序图
图3 是依据本模型的数据读时序联系图。图中参数意义与前述相同。需求留意的是：在读联系中，时钟首要需求从主控端传到从端，待从端宣布的数据回到主控端后，才干由主控端对数据进行采样。因而，树立和坚持时刻的公式如下：
(Tsetup)min + (Tco)max + (Tflt-data)max + (Tflt-clk)min + Tjitter-clk+ Tjitter-data T (3)
(Thold)min (Tco)min + (Tflt-data)min + (Tflt-clk)max – Tjitter-clk- Tjitter-data (4)
参数Tco、Tflt-data 、Tflt-clk中，To是器材的固有参数，Tflt-data 和Tflt-clk取决于对应的PCB走线长度和走线层等。假如Tflt-data 和Tflt-clk的总和过小，则导致数据的坚持时刻缺乏;假如过大，则会使得树立时刻缺乏。因而，Tflt-data 和Tflt-clk的和存在上限和下限两层束缚。
需求额定阐明的是，前述公式的剖析中暗含一个成果，便是：默许器材的输出坚持时刻和输出延时是等时刻的。实践上，不同的半导体器材具有不同的状况，即便同一个半导体器材，在每次输出数据时也不必定是完全相同的。这正是本文开端就一再强调的，时序剖析的公式并不是全能的，虽然大大都状况均适用，鉴于实践国际中的状况多样，有必要详细问题详细剖析。
还有一个问题：是否可以运用发生数据时钟沿的次次上升沿采样数据，或许更靠后的边缘来采样数据。图4所示是1#时钟沿宣布的数据由3#时钟沿采样的比如，在前述内容中，1#时钟沿宣布的数据均由2#时钟沿采样。此处。为了在接纳端有较好的树立和坚持时刻，可以看出数据的飞翔时刻最好要大于一个时钟周期。假定此刻钟周期为40ns，表层走线，板材为FR-4，则数据线的最小长度要635CM。即便时钟周期为8ns，数据线最小长度也要127CM。这明显不是咱们所期望的。因而，实践中运用发生数据时钟沿的次上升沿来采样数据。
图4 运用数据发生沿的后续边缘采样数据
2. 时序剖析实例
2.1 MII接口
MII接口是最常用的百兆以太网PHY芯片与MAC间的接口，表1和表2别离是某百兆PHY芯片和某MPU内部MAC的RX通道时序参数表。
表1 某PHY芯片RX通道时序参数表
表2 某MPU内MAC RX通道时序参数表
经过表格可以看出，MAC侧要求RXD、RX_DV和RX_ER信号对RX_CLK信号的树立与坚持时刻最小为8ns，也便是实践的树立与坚持时刻不得小于8ns。假定RXD、RX_DV与RX_CLK信号从PHY侧到MAC侧的延时完全相同，则在MAC侧有：
传输的时钟周期为40ns;
最小的树立时刻为40-tval =12ns;
最小的坚持时刻为thold = 10ns;
最小的树立时刻和坚持时刻总和为22ns;
假定RXD、RX_DV和RX_ER信号对RX_CLK信号存在延时，则存在两种极点状况：
当延时导致树立时刻抵达最低要求，即当相对延时为+4ns时，则在MAC侧树立时刻为8ns，坚持时刻为14ns;
当延时导致坚持时刻抵达最低要求，即当相对延时为-2ns时，则在MAC侧树立时刻为14ns，坚持时刻为8ns;
假定MII接口走线在PCB表层，PCB板材为FR-4，可知信号传输速度大约为160ps/inch，归纳上述两种状况，可以得出RXD、RX_DV和 RX_ER相对RX_CLK的走线长度联系为：推迟+4ns时，RXD、RX_DV和RX_ER走线相对RX_CLK可以长：4000/160 * 2.54 = 63CM; 推迟-2ns时，RXD、RX_DV和RX_ER走线相对RX_CLK可以短：2000/160 * 2.54 = 32CM;可见，关于MII的RX通道信号，可以无需考虑等长。
留意，时序联系不代表不需求考虑反射问题。当信号在走线上的传达和回来延时比信号的上升时刻长时，就有必要考虑是否进行终端阻抗匹配以按捺反射。
下面运用公式进行核算，以比照理论剖析和公式法的好坏。为简化核算，疏忽公式(1)和公式(2)中的颤动要素Tjitter-clk和Tjitter-data，相关公式变为：
(Tsetup)min + (Tco)max + (Tflt-data – Tflt-clk)max T (5)
(Tco)min + (Tflt-data – Tflt-clk)min>(Thold)min (6)
将表2和表3中的参数带入公式(5)和公式(6)，得出：
10 – (Tco)minflt-data – Tflt-clk 4
因为PHY芯片参数并没有给出(Tco)min这个参数，所以公式无法得到终究成果。因为PHY芯片的最长输出延时为28ns，最短坚持时刻为10ns，在此假定(Tco)min为12ns，则：
-2flt-data – Tflt-clk 4
可分解为：
Tflt-data – Tflt-clk 4
Tflt-clk -Tflt-data 2
换算成长度便是：
Lflt-data – Lflt-clk63CM
Lflt-clk -Lflt-data32CM
可以看出，运用公式剖析时有时会遭到参数不全的约束，这时需求依据其他参数推断出需求的参数。比照剖析法和公式法，可以看出：剖析法比较繁琐，需求仔细剖析时序联系，而公式法却十分方便。不过，公式法有时会遭到参数的约束，得不到全面的定论。实践中，应该两种办法结合运用。
下面剖析该PHY芯片和MAC间TX通道的时序。表3和表4别离是该百兆PHY芯片和MPU内部MAC的TX通道时序参数表。
表3 某PHY芯片TX通道时序参数表
表4 某MPU内MAC TX通道时序参数表
运用公式进行核算，为简化疏忽公式(3)和公式(4)中的颤动要素Tjitter-clk和Tjitter-data，则相关公式变为：
(Tsetup)min + (Tco)max + (Tflt-data)max + (Tflt-clk)min T
(Thold)min (Tco)min + (Tflt-data)min + (Tflt-clk)max
带入上述参数表中的参数，化简得到：
Lflt-data + Lflt-clk 47.625CM
假定MII走线在PCB表层，PCB资料为FR-4，走线传输速度为160ps/inch，归纳上述剖析，可以得出TXD、 TXEN 别离和 TXCLK的走线之和不能大于47CM。实践布线中，本组走线应当越短越好。走线越短，则数据的树立时刻越足够，坚持时刻越少。本实例中，刚好MAC侧答应坚持时刻为0ns。
2.2 RMII接口
RMII接口也是常用的百兆以太网PHY芯片与MAC间的接口。表5是某百兆PHY的时序参数表，表6和表7别离是某MPU内部MAC的时序参数表。
表5 某PHY芯片的时序参数表
表6 某MPU内MAC RX通道时序参数表
表7 某MPU内MAC TX通道时序参数表
该MPU内MAC在RMII形式时，不支撑时钟输出，一起PHY要求时钟信号为输入。该MPU合作PHY作业在RMII形式下，需求外部运用一颗契合两边精度要求的50MHz振荡器，来为两边供给时钟基准。
为简化时序剖析，可以将外部振荡器至MPU和PHY两边的走线规划为等长，此刻时钟信号在两者的时钟输入引脚上具有完全共同的时刻。
留意：等长走线的一般完成办法是蛇形线，但等长的蛇形线并不必定意味着等延时。只要当蛇形线的延时作用同等或许尽或许近似于直线时，等长才意味着等延时。为了让蛇形线具有相似于直线的延时作用，蛇形线的高度应尽或许小，蛇形线的开口应尽或许宽，也便是说，波涛线的外形更利于等延时。
当时钟信号等时刻抵达收发两边的输入引脚时，具有如图5所示的时序模型，因而仅需评论数据线的长度。
图5 共用时钟的RMII时序模型
依据上述时序模型，可得出下列时序公式：
(Tsetup)min + (Tco)max + (Tflt-data)max + Tjitter-clk+ Tjitter-data T (7)
(Tco)min + (Tflt-data)min – Tjitter-clk- Tjitter-data >(Thold)min (8)
对RXD、CRS_DV和RX_ER信号来说，该组信号由PHY发给MPU，依据公式(7)和公式(8)，可得(为了简化，以为最小的Tco时刻等于Thold时刻)：
-1 flt-data 2
走线时刻不或许为负值，假定走线坐落PCB表层，资料为FR-4，则：
Lflt-data 31.75CM
对TXD、和TX_EN信号来说，该组信号由MPU发给PHY，依据公式(7)和公式(8)，可得：
-0.5 flt-data 3
走线时刻不或许为负值，假定走线坐落PCB表层，资料为FR-4，则：
Lflt-data 47.625CM
对 RXD、CRS_DV和RX_ER信号来说，该组信号由PHY发给MPU。假定数据线走线长度为0，则数据线延时为0ns，此刻在MPU侧承遭到信号的最小树立时刻为：20-14=6ns，最小坚持时刻为：3ns。MAC侧要求的最小树立时刻为4ns，最小坚持时刻为2ns。可见，此刻数据线的走线长度最长延时可以到2ns，此刻MAC侧承遭到信号的树立时刻和坚持时刻别离为4ns和5ns，契合时序要求。所以走线长度最长可以为31.75CM。
对 TXD和TX_EN信号来说，该组信号由MPU发给PHY。假定数据线走线长度为0，则数据线延时为0ns，此刻在PHY侧承遭到信号的最小树立时刻为：20-13=7ns，最小坚持时刻为：2ns。MAC侧要求的最小树立时刻为4ns，最小坚持时刻为1.5ns。可见，此刻数据线的走线长度最长延时可以到3ns，此刻MAC侧承遭到信号的树立时刻和坚持时刻别离为4ns和4.5ns，契合时序要求。所以走线长度最长可以为47.625CM。
2.3 RGMII接口
RGMII接口是最常用的千兆以太网PHY芯片与MAC间的接口，表8和表9别离是某千兆PHY芯片和某MPU内部千兆MAC的TX通道时序参数表。该千兆MAC不支撑RGMII-ID功用，为简化布线作业，PHY内部双向启用 RGMII-ID功用，相关时序参数为RGMII-ID功用使能后的数值。留意，RGMII时序为DDR形式。
表8 某千兆PHY芯片 TX通道时序参数表
表9 某MPU内千兆MAC TX通道时序参数表
本组数据由MAC发往PHY，为源时钟同步。在PHY端敞开内部延时的状况下，要求承受数据的树立时刻和坚持时刻最小值别离为-0.9ns和2.7ns。最差状况下，MPU端发送数据的最小树立时刻为-0.5ns，最小坚持时刻为4-0.5=3.5ns。因而，时钟线和数据线等长是最简略的布线办法。
假定数据信号相对时钟信号存在正延时，为了确保PHY端最小的树立时刻-0.9ns，数据最多可以相对时钟延时+0.4ns。最差状况下，有：
PHY侧数据相对时钟的延时为-0.9ns，即树立时刻为-0.9ns;
因为数据独立存在期不会低于4-0.5-0.5=3ns，因而坚持时刻永久不低于3.5ns;
此刻，体系全体满意时序要求，数据线可以比时钟线长6.35CM。
假定数据信号相对时钟信号存在负延时，为了确保PHY端最小的坚持时刻2.7ns，因为数据相关于时钟边缘的存在期不短于3.5ns，设数据最多可以相对时钟延时-0.8ns。最差状况下，有：
PHY侧数据相对时钟的延时为0.3ns，即树立时刻为0.3ns;
PHY侧数据的坚持时刻为3.5-0.8=2.7ns;
此刻，体系全体满意时序要求，时钟线可以比数据线长12.7CM。
表10和表11别离是该千兆PHY芯片和该MPU内部千兆MAC的TX通道时序参数表。本组时序剖析较为简略，很简略剖分出数据走线对时钟走线的延时误差可以为±0.2ns，关于表层走线，FR-4资料，折算成走线长度便是3.175CM。
表10 某千兆PHY芯片 TX通道时序参数表
表11 某MPU内千兆MAC TX通道时序参数表
图6是RGMII的时序模型，即DDR形式的时序图。公式(9)和公式(10)是对应的树立时刻和坚持时刻束缚公式。公式中， Tstrobe – data表明选通讯号相对数据信号的传送延时;Tdata -strobe表明数据信号相对选通讯号的传送延时。
图6 RGMII时序模型图
(Tsetup)min (Tco)min +( Tstrobe – data )min – Tjitter-data – Tjitter-strobe (9)
(Thold)min (Thold-data)min + (Tdata -strobe)min – Tjitter-data – Tjitter-strobe (10)
将RGMII时序参数表中的相应参数带入公式(9)和(10)，可得：
关于RX通道：
Tdata-strobe 0.4
Tstrobe–data 0.8
即相当于：
Ldata-Lstrobe 6.35CM
或
Lstrobe–Ldata 12.7CM
可见，公式核算成果与理论剖析成果共同。TX通道可运用相似办法核算。
2.4 SPI接口
出于本钱要素，越来越多的消费电子运用SPI FLASH作为存储器。SPI的通讯速度也越来越高。现在，大都MPU都可以支撑100M以上的SPI通讯速度且支撑多I/O通讯。
SPI通讯的时序联系与前述有所不同，图7和图8别离是SPI在形式1下的数据读时序和数据写时序，公式(11)、公式(12)、公式(13)和公式(14)是对应的时序束缚公式。可以看出，因为时序联系的不同，公式也会有所改变。所以，时序剖析要详细问题详细对待。
图7 SPI形式1的写时序
图8 SPI形式1的读时序
3. 定论
进行时序剖析的要害点首要在于有必要对被剖析的时序联系十分清楚、可以深刻了解当时目标的时序协议。其次，时序剖析要针对详细问题详细剖析，不存在所谓的全能时序公式。有时，单纯依托理论剖析或许单纯依托时序联系公式并不必定可以处理问题，而是要两者结合运用。
关于高速信号的布线而言，存在“等长”说，即许多工程师以为只需一切的线路尽或许等长，就必定满意时序要求。事实上，这是一种过错的知道，本文的实例剖析就清晰证明了这一点。只要那些时钟和数据由同一个器材宣布，由另一个器材承受，而且发送端的树立时刻和坚持时刻刚好满意接纳端需求时，“等长”才算是一种偷闲的办法。除此以外，尤其是那些经过单向时钟驱动、采样双向数据或许逆向数据的信号，有必要详细问题详细剖析。当然，关于PC机这类通用设备来说，因为主板的规划需求兼容不同厂家的内存条，此刻走线规划为等长确实是合理的规划。
公共时钟体系因为运用单向时钟信号对双向数据进行采样，因而存在两层束缚，两组束缚约束了走线不只要走线长度差值束缚，一起还有走线总长度束缚。源同步时钟体系运用与数据同向的时钟，因而只存在单重束缚，使得走线只要差束缚而没有总长度束缚。
一般来说，关于SPI接口、MII接口、同享时钟的RMII接口或许SDRAM信号，走线应尽或许的短。关于DDR SDRAM信号以及RGMII等DDR时序的接口来说，大都状况下，组内等长确实是一种简洁快速的办法。
