1 引 言
锁相技能在信号处理、调制解调、时钟同步、倍频、频率归纳等范畴都得到了广泛的使用。现在锁相技能的完结主要有模仿锁相环(APLL)、全数字锁相环(DPLL)、模仿数字混合锁相环与推迟锁相环(DLL)四种。全数字锁相环(DPLL)具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调等长处.得到了广泛使用。
经典全数字锁相环路由数字鉴相器、K模可逆计数器、脉冲加减操控电路和N分频器4部分组成。在输入信号频率安稳条件下，锁相环锁守时输出信号与输入信号正交。在通讯和其他许多使用范畴，不只需求输出信号与输入信号坚持正交联系，有时也需求他们坚持某些特定的相位差。本文在经典结构基础上稍做改善，提出了一种输出信号与输入信号的确定相位编程可调的全数字锁相环路的规划。经过计算机仿真剖析、FPGA完结及板级体系试验，证明了体系的可行性和可靠性。
2 经典数字锁相环路结构及作业原理
图1示出了选用异或门鉴相器的经典数字锁相环路的结构框图。各个模块的结构和功用如下：
2.1 异或门鉴相器
异或门鉴相器将锁相环路输入信号Fin与输出信号Fout做减法，输出相位差Se作为K模可逆计数器的计数方向信号。当环路锁守时输出信号与输入信号安稳正交，Se是一占空比为50%的方波信号。
2.2 K模可逆计数器
K模可逆计数器发生进位和借位脉冲并起到环路滤波的效果。他由体系时钟Clk(频率M?0)操控对异或门鉴相器输出的相位差信号Se进行采样计数，当Se为低电平时做加计数，计数值到达预订模值K时输出进位脉冲inc一起计数器回零;当Se为高电平时做减计数，计数值为零时输出借位脉冲dec一起计数器置K。当环路确定Se是一占空比为50%的方波信号时，替换输出进位和借位脉冲。计数器模值K的巨细决议了环路进入确定的时刻，K值越大环路锁守时刻越长。
2.3 脉冲加减操控器和N分频器
脉冲加减操控器完结数字压控振荡器的功用。当K模可逆计数器有进位脉冲输出时，操控器捕获该脉冲信号，并在输出信号Clk_nf中刺进一个体系时钟周期的脉冲，N分频器对Clk_nf信号分频，从而使环路输出信号Fout超前一个时钟周期的相位;相同的，当有借位脉冲时操控器在Clk_nf减去一个体系时钟周期的脉冲，从而使输出信号Fout滞后一个时钟周期，这样就起到了相位调理的效果。当环路锁守时替换呈现的进位和借位脉冲调相效果彼此抵消，输出时钟Fout 安稳。
3 改善的数宇锁相环结构及作业原理
3.1 改善的数字锁相环规划思路及其结构
如图2所示，在异或门鉴相器与K模可逆计数器之间刺进一个Se的调理器对Se的波形进行调理，即给了K模计数器一个虚伪的输出信号与输入信号的相位差Se_out。当伪相位差信号Se_out为方波时输出与输入信号确定在一个特定的相位。
3.2 Se调理器的规划完结
咱们假定输出信号Fout与输入信号Fin正交时二者相差为零。设输出信号滞后于输入信号环路确定相位羞为负，输出信号超前于输入信号环路确定相位差为正。用Option信号挑选确定办法并输入相位差值。别离剖析确定相位差为负和确定相位差为正环路进入锁守时各个信号之间的相位联系，很直观地得到Se调理器的完结办法。
3.2.1 确定相位差为负Se调理器的规划完结
体系时钟Clk，输入信号Fin、输出信号Fout，相位差信号Se与伪相位差信号Se_out的相位联系如图3所示。伪相位差信号Se_out为一占空比为50%的方波，体系确定。此刻输出信号滞后于输入信号必定的相位，记为off-set。相位差信号Se高电平占空比低于伪相位差信号Se_out高电平占空比的值便是输出信号滞后于输人信号的相位offset。Se调理器要完结的作业便是将Se调整为Se_out的波形，行将Se为低电平宽度为offset的区域转换成高电平。详细完结为：规划一个预置值为offset的计数器。在Se为高电平时Se坚持不变，一起计数器计数值坚持为O，在Se由高电平变为低电平后开端加计数，当计数值未到达预置值offset。时Se仍坚持为高电平，当计数值超越预置值offset时，将Se置低电平，这样得到的波形便是所需求的se_out。
3.2.2 确定相位差为正Se调理器的规划完结
体系时钟Clk、输入信号Fin，输出信号Fout,相位差信号Se与伪相位差信号Se_out的相位联系如图4所示。与输出信号滞后于输人信号环路确定相似：规划一个预置值为offset的计数器。在Se为低电平时Se坚持不变，一起计数器计数值坚持为O，在Se由低电平变为高电平后开端加计数，当计数值未到达预置值offset时Se仍坚持为低电平，当计数值超越预置值offset时，将Se置高电平，这样得到的波形便是所需求的Se_out。
3.3 Se调理器功能剖析
锁相环开端作业时，输出信号是落后于输入信号的，对输出信号Fout的相位不断调整是在体系时钟操控下对相位差信号Se为高电平部分逐步加宽的进程。不同的Se调理器对此进程的呼应功能不同。又体系时钟Clk与输入信号Fin之间的相位联系决议了输出信号与输入信号的确定差错，Se调理器存在固有差错。
3.3.1 确定相位差为负的Se调理器
确定相位差为负的Se调理器自身便是对Se为高电平不断加宽，作业进程中计数器对Se为低电平计数总能够到达满意offset，进而对Se out进行调整。体系时钟Clk与输入信号Fin伪同相(Fin二升沿与Clk上升沿同步)时，环路确定存在半个体系时钟周期的体系固有差错;Clk与Fin伪反相(Fin上升沿与Clk下降沿同步)时，环路确定不存在体系固有差错。
3.3.2 确定相位差为正的Se调理
确定相位差为正的Se调理器自身是对Se为高电平部分不断削减，而实践的调理是将其不段加宽，在一守时刻内Se_out坚持为低电平，体系时钟Clk在此结构下形成的体系固有差错均为正向。Clk与Fin伪同相时存在一个体系时钟周期的体系固有差错，CIk与Fin伪反相时存在半个体系时钟周期的体系固有差错。将内部将计数器的预置值设为offset减1，则体系最大固有差错降为半个体系时钟周期。
4 计算机仿真与FPGA完结
4.1 计算机仿真
规划选用Verilog硬件描绘言语，在Mentor Graphics公司的FPGA规划渠道FPGA Advantage with PS 7.1进步行了规划、归纳及仿真，仿真器为Modelsim 6.1a。
图5和图6别离示出了体系时钟Clk与输入信号Fin伪反相，可逆计数器K值为10，分频数N为16，确定相差为负3和正3时环路确定的进程。能够看出，Se的调理都时将Se为高电平部分逐步展宽的进程。确定相差为负3时差错为0，因为汁数器补偿的效果，确定相位差为正3时差错也为0。
4.2 FPGA完结及板级体系试验
规划选用Xilinx公司的ISE 7.1i开发环境和Spar-tan3 xc3s400-4pq208 FPGA进行了完结，并在板级体系上搭建了试验环境，用数字示波器进行了波形测验，体系作业安稳，到达了规划要求。
5 结 语
规划对经典全数字锁相环路进行改善，经过添加相位差调理器的办法完结输出信号与输入信号的多相位确定。选用Verilog言语对整个规划进行了描绘，进行了计算机仿真、FPGA完结和板级体系试验，完结了确定相位编程可调的全数字锁相环路，完结了规划方针。
