I.导言
DDR SDRAM的原理及特色：DDR SDRAM不需求进步时钟频率就能加倍进步SDRAM的速度，因为它答应在时钟脉冲的上升沿和下降沿读写数据。至于地址和操控信号，仍是跟传统的SDRAM相同，在时钟的上升沿进行传输。
DDR （Double Data Rate SDRAM），能够以相同频率SDRAM的两倍来传输数据，每个时钟周期传输两次数据，它在时钟信号的上升沿和下降沿传输数据。存储单元作业在相同的时钟频率下，可是内部总线加宽，从内部阵列到缓存之间的总线宽度是外部总线（buffer）到操控器）的两倍，使得缓存到操控器的数据传输率到达内部存储单元作业频率的两倍。存储单元内部运用一个很宽但较慢的总线，但当数据传输到操控器时运用了一个较窄可是快速的总线。I/0口的操控电路对存储器的整体操控和时序具有极大的影响。
在DDR的读取过程中，需求考虑的有两个首要类型的推迟。第一类的是接连的DRAM读操作之间的推迟。DDR不行能在进行完一个读取操作之后就马上进行第两个读取操作，因为读取操作包括电容器的充电和放电别的还包括把信号传送出去的时刻，所以在两个读取操作中心至少留出满足的时刻进行这些方面的操作。第二种推迟类型是叫做内部读取推迟（inside-the-read）。这种推迟同同两次读取操作之间的推迟十分的类似，可是不是由中止 /RAS和/CAS激活而发生的，而是因为要激活 /RAS和/CAS而发生的。比方，行存取时刻（tRAC）－－它便是在你激活RAS和数据终究出现在数据总线之间的时刻。相同的列存取时刻（tCAC）便是激活 /CAS引脚和数据终究出现在数据总线上之间的时刻。
DDR SDRAM 操控器是一个可装备的，用户能够依据规划需求，灵敏修正数据宽度、脉冲传输速率和 CAS 等待时刻的设置。别的，DDR 操控器还支撑组块办理，这是经过保护一个一切组块均被激活以及每一组块行激活的功能来完成的。DDR SDRAM 操控器经过这些信息决议是否需求一个激活指令或预充电指令。这有用缩短了 DDR SDRAM 承受读写指令的等待时刻。
II.操控器整体框图：
图2中DATAIN、DATAOUT分别是输入、输出数据信号，CMD信号为用户对DDR SDRAM进行的操作，能够支撑NOP、WRITEA 、READA、REFRESH、PRECHARGE、LOAD_MODE指令。CS_N为片选信号，RAS_N、CAS_N分别为SDRAM的行选通、列选通信号。
图2：DDR操控器的整体框图
III.DDR 操控器首要模块
DDR操控器首要是由Control interface 模块、Data path模块以及Command interface模块组成，别的还包括FPGA上的DLL模块，如图3所示。
Control interface模块首要是对来自用户的command进行保存、译码，可支撑NOP、WRITEA 、READA、REFRESH、PRECHARGE、LOAD_MODE指令。Control interface模块将Command信号和地址ADDR信号一起送到Command interface模块中，一起发生地址选通信号CA_N。
Command interface模块接纳来自Control interface模块的译码的指令，对DDR SDARM发生相应的操作，即上面的6种指令。Command interface模块里还包括一个简略的裁定器，用于对Command和refresh要求的裁定。refresh要求总是优先于任何一个Command。有16 bits 的 refresh counter寄存器用于主动refresh。
Data path模块供给DDR和user interface之间的数据通路，经过对path width装备，可支撑16、32、64的数据宽度。 burst length能够装备成是2、4、8。 Data path模块的数据宽度是DDR SDRAM的两倍，在时钟的上下沿都对DDR SDRAM进行操作。一起Data path模块发生DQS信号，即在写操作的时分Data path模块对写入DDR SDRAM的数据依照要求进行选通。如图中Data Strobe所示。
图3：DDR 操控器内部操控模块
此外，DDR SDRAM 操控器还利用了FPGA内部的DLL模块，给体系供给了2个时钟CLK 和CLK2X，而且能够改进时钟功能，削减时钟颤动，改进了体系的功能。
IV读写波形
图4：读数据波形图 图5：写数据波形
图4、图5是用选用Mentor modelsim 得到的仿真波形，是典型的读写波形，时钟频率为100MHz。
V体系完成及定论
DDR SDRAM 操控器在 Xilinx公司的XC2V1000 FPGA上完成，归纳后运用了798个逻辑单元，在数据宽度为64，体系时钟为100Mhz的作业环境下，最高可到达1.6Gbytes/s的速率。运用的DDR SDRAM是Toshiba的TC59WM803BFT。
本文给出了依据FPGA的DDR SDRAM操控器的规划。DDR SDRAM 操控器是一个可装备的，用户能够依据规划需求，灵敏修正数据宽度和 CAS 等待时刻的设置。可广泛用于高速的DDR SDRAM中，进步体系的功能。
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