1. 导言介绍
跳频通讯具有保密性强，抗搅扰才能强，频谱使用率高级长处，获得了广泛的使用。跳频同步是其间的关键技能之一。在短时刻内完结同步并保证其安稳性已成为一个研讨热门。
跟着软件无线电技能的开展， 传统的模仿硬件接纳设备逐步向数字IC产品过渡。FPGA（现场可编程逻辑门阵列）以其丰厚的逻辑资源和可从头配置的优势， 成为人们前期研讨与开发的重要手法。在FPGA上对跳频同步技能进行研讨， 具有重要的使用价值。
本文具体介绍了一种全数字的跳频快速同步办法及其在FPGA上的完结计划。
2. 跳频同步计划
跳频通讯中，收发两边按照约好的跳频码序列跳变载波频率。跳频同步是跳频接纳机调整本地跳频序列与发端跳频序列到达同步的进程，可以分为捕获和盯梢两个阶段。捕获的使命是查找接纳到的跳频信号的跳频码序列的相位，一起调整接纳机本地跳频码序列的相位，直到两者的相位差小于1/2跳时刻。盯梢的使命是校准跳频码序列之间剩下的相位差。
本文跳频同步计划的原理图如图1所示。包含三个部分：频率自相关，同步捕获和同步盯梢。同步捕获用状况机完结了改善的自同步捕获法——快速出局式滑动捕获法；同步盯梢选用数字NCO进行跳频时钟锁相。以上办法保证了体系在短时刻内到达安稳的跳频同步。
图1 跳频同步原理图
I-D（积分门限判定器）：积分器
同步捕获——快速出局
本文选用快速出局捕获法，它是一种改善的滑动相关法。滑动相关法的长处是硬件简略，抗搅扰才能强，缺陷是捕获时刻长，为 
，其间 L是跳频周期。快速出局法对捕获算法进行了改善，大大缩短了捕获时刻，到达
。快速出局法坚持了滑动相关法的长处。
捕获状况机
本文用状况机完结快速出局式捕获电路。捕获进程划分为三个状况：①快速出局状况，②单周期承认状况，③多周期承认状况。
快速出局状况：计数模块对 M个频隙内的判定成果累加计数，计数成果与预设门限比较，做出出局判定。若收发两边跳频序列未同步则将本地跳频序列的当时状况快速出局，跳频序列相位滑动，从头开始本地载波与接纳信号的相关、累计和出局判定；不然，快速捕获成功，进入单周期承认状况。
单周期承认状况：计数模块对一个跳频周期内的判定成果累加，对累加成果进行门限判定。若捕获成功，进入多周期承认状况；不然回来快速出局状况，从头开始捕获进程。
多周期承认状况：在若干个跳频周期内对捕获进行承认，承认成功，捕获进程完结，进入盯梢进程；不然回来快速出局状况。
状况搬运图如图2所示。图中FOS_flag为快速出局捕获符号，SOS_flag为单周期捕获符号，FC_ASL为捕获成功符号。进入盯梢进程后，时刻查看SOS_flag，一旦失掉同步，马上跳回状况①，从头进行捕获。
图2 捕获进程状况搬运图
捕获时刻剖析
无搅扰时，快速出局式滑动捕获法在第 个频隙捕获成功的概率为：
（1）
其间 为出局参数， 为跳频码周期
此刻其捕获时刻的希望为［5］：
（2）
由公式2可知，快速出局法的捕获时刻为 ，远小于滑动相关法的捕获时刻 。
同步盯梢——数字NCO
捕获完结后，收发两边的跳频码序列间剩下的小于1/2跳时刻的相位差由盯梢进程校准。
图3 负反馈盯梢环
盯梢进程如图4所示。由图中可看出，经过数个周期，即可完结盯梢。
图4 盯梢进程
3. 仿真成果
用Verilog HDL完结上述跳频同步计划，归纳，映射，布局布线后，调用Modelsim进行后仿真。仿真条件如表1所示。
FPGA片上时钟/AD采样时钟 40 MHz
表1 仿真条件
仿真成果如图5所示。捕获状况机开始状况为状况①，经过两次跳频码滑动后，本地跳频序列捕获到了发端序列，进入状况②；一个周期捕获承认后进入状况③；经过再次承认，fc_asl信号值由0到1，捕获完结，进入盯梢。经过5个频隙，收发端跳频时钟之间的相位差降到预设门限以下，tc_asl信号值由0到1，盯梢完结，同步完毕。同步时刻约0.25s，远小于短波跳频电台要求的5s接入时刻。在信噪比-12dB时，本计划可以敏捷到达准确同步。
图5 仿真成果
4. 硬件渠道
FPGA器材具有速度快，编程灵敏，可从头配置，通用性好，规划大等长处，合适进行高速数据处理。考虑到本钱以及需求，本文选用容量50万门电路的Xilinx VirtexII系列FPGA XC2V500做为中频数据处理体系的中心运算单元。其内部时钟频率可达420MHz，整合了很多的分布式RAM，集成了32个18×18bit乘法器，并有多个数字时钟操控模块（DCM）以及大局时钟布线资源。硬件渠道如图6所示。除了FPGA模块外，还包含AD/DA转换器，DSP以及其它的外围器材。AD转换器是选用AD9238芯片，采样精度12bit，采样速率最高可达100MHz；DA转换器是选用AD9742芯片，采样精度12bit，采样速率最高可达120MHz。
图6 硬件渠道框图
前文所述跳频同步计划使用Verilog编程，Synplify归纳，Xilinx ISE布局布线后，经过Modelsim后仿真验证电路的正确性，并终究在FPGA芯片上完结。芯片资源占用如表2。
表2 XC2V500资源占用状况
5. 小结
本文规划了一种高效的跳频同步办法，并介绍了该办法在FPGA渠道上的完结计划。本文作者立异点是规划并完结了根据状况机的快速出局滑动捕获电路的和根据计数器的NCO盯梢电路。此计划同步性能优越，保证较强的抗搅扰才能的一起大大缩短跳频同步的时刻，在信噪比为-12dB的状况下仍能在短时刻内到达准确同步，而且电路结构简略，硬件耗费少。这种办法在跳频通讯中有广泛的使用远景，对工程完结有严重的含义，而且具有很好的通用性，实践使用中，可经过批改参数习惯不同频段和跳速的需求。
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