1 简介
在物联网和云核算成为日子一部分，在职业媒体大肆宣扬之际，经过选用最先进的技能和优化规划，旧式电子元件并未中止行进的脚步。其间一个比如是模数转化器
，该器材现在能够超越每秒一兆次采样(MSPS)的速率完成32位分辨率，轻松经过传统的计量基准测验。
这些高精度转化器能够显现高于16位的分辨率，规则可比静态和动态特性，而且在仪表仪器和大型通用搜集体系(测验、设备认证)、专业体系(医疗运用和光谱学数字成像)等专用范畴以外，它们现已进入许多进程操控运用、可编程操控器、大型电机操控以及电能输配等范畴。现在，几种ADC架构在精度方面平起平坐;依据不同需求，具体的挑选视模数转化原理、逐次迫临寄存器(SAR)以及Σ-Δ而定，在数MSPS速率下，这些架构别离支撑最高24位或以上的分辨率，为24位或更多，在几百kSPS速率下支撑32位分辨率。当面对这些分辨率和精度水平常，这些转化器供给的有用动态规模很简略超越100
dBFS(满量程)的奇特屏障，用户面对的真实应战表现在为要数字化的信号规划模仿调度电路，以及相关抗混叠滤波器的规划两个方面。在曩昔的二十年中，采样速率和滤波技能现已有了很大的开展，现在咱们能够结合运用模仿和数字滤波器，在功用和杂乱性之间到达更好的平衡。
图1所示为适用于数据搜集体系的这类分区的一个典型示例。在调度差分或非差分信号(扩大、缩放、自适应和电平转化等)之后，在数字化之前对后者进行滤波以满意奈奎斯特原则。依据ADC的过采样速率，要运用额外的数字滤波来到达搜集体系的规范要求。
由于对超宽输入动态规模的需求添加，许多上述运用选用了最先进的高分辨率ADC。跟着动态规模的添加，体系功用预计会进步，模仿调度链会减小，拥堵、能耗，乃至是资料本钱都会下降。
2 过采样及其长处
在超快高分辨率模数编码器呈现之前，一般经过以下方法处理动态规模问题：运用快速可编程增益扩大器、更快的比较器和/或并联若干ADC，最终加上适宜的数字处理模块，以完成强信号的数字化，区别挨近噪声水平的小信号。在这些陈腐而且现已过期的架构中，这样做会带来杂乱的电路，很难开发，而且在线性度、带宽和采样频率方面都受到约束。当今的代替计划是，凭仗更经济的现代ADC的高采样速率，到达运用过采样技能的意图。以高于奈奎斯特定理要求的最小值的
FSE
速率对信号进行采样，能够经过处理和添加编码器的信噪比来履行增益运算，并因而添加有用位的数量。实践上，量化噪声和热噪声被同化为白噪声，该噪声在整个奈奎斯特频带及以外均匀散布。过采样之后，经过滤波和严厉以最小所需采样速率(或2
× BW)约束有用频带，频带每下降一个倍频程，噪声能量将下降3
dB，如图2所示。换句话说，过采样因子为4时最为抱负，在理论上使信噪比添加了6dB;便是说，添加了一位，如等式1所示：
(1)总归，过采样有两个长处，一是能够提高信噪比，二是能够放宽对坐落ADC之前的抗混叠模仿滤波器的要求。
3 抗混叠滤波器：分区窘境
抱负状况下，与ADC相关的滤波器，特别是那些担任处理频谱混叠问题的滤波器，比较其精度，其起伏呼应带宽有必要尽或许平整，一起其带外衰减还要能满意其动态规模要求。过渡带一般要尽或许陡。因而，这些抗混叠低通滤波器在特性上有特定的要求，有必要能消除寄生镜像、噪声和其他杂散音。依据具体运用，还要特别注意相位呼应，也要补偿任何过大的相移。尽管有许多主张被以为归于根底主张，可是，假如要将这些主张与指定的24位或32位转化器的要求结合起来，而且这些转化器的积分非线性差错仅为几LSB，再加上其他相似的静态和动态参数，有些主张完成起来会极端困难。
如前所述，过采样在此十分重要，由于它不仅能提高信噪比，还能放宽对模仿抗混叠滤波器规范及其截止频率的要求。如图3所示，过采样散布在-3
dB条件下截止频率与阻滞起点之间的过渡带。
最新的技能为近年来显着提高的高精度SAR ADC转化速率供给了或许，现在在18位分辨率下，此等转化速率在1 MSPS与15
MSPS之间。比较之下，具有平等分辨率的宽带Σ-Δ
ADC的速率简直要低一个数量级，存在杰出的推迟问题，而且其通带纹波太高，无法用于数据搜集体系、其他丈量仪器仪表等运用。根本而言，全体计量精度决议着后者的特性，这与静态(dc)和动态(ac)参数都有联系，因而这些体系中的转化器和顺便的模仿调度电路在规范上有必要到达尖端要求。
这些规范包含失调、增益和对应的漂移差错、积分非线性(INL)和差分(DNL)差错等常见特性，还包含信噪比(SNR)、谐波失真和杂散音(无杂散动态规模(SFDR))。SAR
ADC在部分这些参数以及瞬态呼应、模仿输入过载和零推迟方面具有显着的竞赛优势(INL)，为单次形式下多路输入体系的运转或搜集的触发供给了确保。
相反，除LTC2512和LTC2500-32以外，大多数SAR
ADC不包含数字滤波器，因而其运转不受一些不行防止的数字低通滤波的阻止或约束，不然，就会在核算精度、带通纹波、衰减阻滞按捺、传达时刻和功耗之间进行平衡。在大多数状况下，用户无法操控这些Σ-Δ转化器的内部滤波器系数值，不得不将就完事。
4 LTC2378-20：商场上的首款20位SAR ADC
在对功用的比赛中，2014年，凌力尔特公司(现为ADI公司的一部分)向客户推出了具有20位分辨率和真实线性度的第一款逐次迫临型ADC，将竞赛对手打了个措手不及。LTC2378-20是一款超卓的转化器，在挨近MSPS的悉数其他竞赛产品中依然保持着自己的优势。
LTC2378从前的对手，AD4020是ADI公司首款能以1.8 MSPS速率数字化10 V峰峰值差分信号的20位SAR
ADC。它结合了低噪声、低功耗以及LTC2378的悉数特性：动态紧缩、钳位电路、电荷转移补偿，支撑运用低功耗精细扩大器(高阻抗形式)等。选用1.8
V电源供电，1.8 MSPS速率下，功耗仅为15 mW。350
ns的转化时刻创下纪录，使其在延伸搜集时刻或读取数据方面挥洒自如。其选用10引脚MSOP或10引脚QFN封装，与AD40xx宗族的其他16位至18位成员相同。在–40℃至125℃温度规模内，其规范和运转彻底有确保。
LTC2378-20和AD4020的采样速率别离为1 MSPS和1.8
MSPS，为过采样带来了具有重要意义的或许性，特别是音频频段或更高频段。为此，有必要在外部FPGA或DSP中搭载定制型抽取滤波器。如前所述，能够绕过后者，以在必要时将其推迟降至最低。依据这些初级采样速率值，考虑到0
kHz至25 kHz频段，相应的过采样因子约为16或32，处理增益为12 dB至18
dB，一起还严厉依照奈奎斯特定理，简化了惯例操作条件下的抗混叠低通滤波器。
5 ADC至DSP链路：悉数皆为串行
近年来，半导体职业及其规划师圈子显着倾向于减小元件尺度，使外壳引脚真实减肥，而且还要调整需求与SPI总线、同步串口等衔接的简直悉数串行数字输入或输出。问题是，这些转化器却没有留下用于抽取样本和操控ADC的各功用选项的串行接口。依据其规范，这些串行接口兼容SPI或DSP串口，但实践并非如此。它们最多躲藏了担任设置时钟信号节奏的移位寄存器，用于从器材中提取数据，或许在装备期间注入数据。就如悉数这些SAR
ADC相同，LTC2378-20和AD4020在频率上要求串行时钟(SCK)在额外采样速率下，以20位为单位康复数据。由于数据读取阶段严厉约束在搜集时刻(约300
ns)规模以内，因而在转化期间，有必要将外部拜访时的数字活动减至彻底静音;而且要以1 MSPS的采样速率，在分配的时刻内从采样康复悉数位，时钟频率有必要到达60
MHz以上。无论是发生这样的时钟频率，仍是要在接纳器端完成的时刻规范，关于担任从ADC搜集数据的操控器上的接口来说，这都是严厉的约束。LTC2378-20要求最低SCK信号频率到达64
MHz，这意味着，它不能衔接任何通用微操控器或搭载最高频率稍微超越50
MHz的同步串口(SPORT)的DSP，Blackfin处理器®宗族的一些成员在外，如ADSP-BF533、ADSP-BF561，其速率能够到达90
Mbps。因而，有人忧虑，需求运用搭载了低颤动时钟发生电路相关的大型CPLD或FPGA。串行输出SAR
ADC的大多数数字接口或多或少具有相同的时序和逻辑信号形式，如图4所示。关于SDI装备输入，除了级联形式之外，还对它提出了低得多的频率要求。ADC采样周期的等效全周期时刻为
(2)故界说最大采样频率，其构成为：
(3)其自身由输出数据的读取速率调度，其间，
(4) 走运的是，AD4020的转化时刻超短，为325 ns，采样速率为1 MSPS，采样时刻为675 ns，依据此，其串行数据读取频率低于33
MHz，与DSP同步串口(如SHARC® ADSP-21479)适当，功耗也十分低。
6 一款超低功耗的多通道体系
出于能耗、精度和操作形式挑选灵活性的原因，一起也是出于商业考虑，在这些运用中不能考虑依据FPGA的处理计划。要处理来自这些20位ADC的串行输出并完成最优抽取滤波器，只能运用DSP浮点处理器。
现在，有许多数据搜集体系都能经过很多信道一起采样。这就导致许多ADC并行运转，一起由同一个操控器操控，该操控器还要担任搜集数据并将其存储在存储器中以供后续剖析。
运用SHARC ADSP-21479或其快速版ADSP-21469和ADSP-21489(时钟频率为450 MHz)等高功用SAR
ADC构建的体系不光实际可行，而且在功用、开发时刻、能耗和紧凑性等方面也是可圈可点。这些处理器具有支撑8个模数数字化通道所需求的悉数功用和外设，包含同步串行接口、纷歧起钟信号的发生以及触发转化等。在悉数SHARC处理器中，ADSP-21479是仅有一款选用低走漏65纳米CMOS工艺制造的32/40位浮点DSP，其优势是能大幅下降走漏或静态电流，而且其结温简直呈指数级演进。作为处理器及其外设频率和活动函数的动态电流也低于以规范或快速CMOS工艺制造的处理器。不足之处则在于，比较惯例版别，其最大CPU频率下降了约30%~40%，但依然足以满意此类运用的需求。
ADSP-21479搭载了多种外设，其间有一个特别模块被称为串行输入端口(SIP)，该模块能一起从同步运转的8个外部串口发射器接纳信号流以及时钟和同步信号。事实上，能够将与AD4020相似的8个ADC直接接入该接口，然后接入处理器。如图5所示，8个通道有自己的IDP_SCK时钟、IDP_FS同步和IDP_DAT输入信号，一旦解串行，它们的数据会主动复用到32位、8字FIFO存储器中，然后经过64位DMA数据包或CPU履行的读取操作，传输到SHARC内部RAM。DMA传输操作中，SIP由运转于主动乒乓形式下的双索引DMA通道伺服。此外，ADSP-21479还搭载有四个精细时钟发生器(用于低颤动，缩写为PCG)，能够从内部或外部源(TCXO)生成独立的时钟和同步信号对。经过编程20位内部分频器可获得这些鼓励的频率、周期、脉冲宽度和相位。每个PCGx生成单元供给由一对AD4020转化器同享的一对CLK/FS信号，但在转化阶段时钟有必要静音，所以需求一个逻辑门，以便把IDP_FS信号和IDP_SCK信号结合起来构成SCK时钟。图5中的时序图显现，一旦转化时刻tconv现已曩昔，有必要尽或许快地以33.3
MHz的速率，从当时样本中读取20位数据，以在采样频率中保持1 MSPS的奇特屏障。大约600
ns后，数据被传输到其间一个SIP缓冲器中，此刻能够运用IDP_FS或CNV信号发动新的转化周期，使AD4020进行新的转化操作。使后者的最大转化时刻到达325
ns，这对应于CNV信号的脉冲宽度，即12个IDP_SCK时钟周期或360
ns。总归，如图5中的时序图所示，一个完好的扫描周期需求32个IDP_SCK信号周期，总时刻为960 ns，因而其最大采样速率为1.040 MSPS。
相同，ADC LTC2378-20能够与ADSP-21489相关联，由于它能够在高达50 MHz的外设时钟频率下作业，在这种状况下，采样速率为900
kSPS。惋惜的是，静态电源电流(Iddint)或后者的走漏电流远高于动态电流，使得该装备的总功耗超越可用功率，到达不行承受的程度。
7 抽取滤波
假定将这些转化器用于过采样形式，如此，就有必要供给一个能满意上述要求且针对方针频带定制的抽取滤波器，在所需核算才能和功耗方面尽量下降对DSP的影响。现在，用于改动采样速率的程序现已成为一种规范的数字信号处理操作，能够用内插器和数字抽取器完成。出于相位呼应线性度考虑，低通抽取滤波器选用有限脉冲呼应(FIR)拓扑结构，能够依据功率要求选用不同的拓扑结构：
● 抽取专用直接或优化FIR滤波器
● 级联多速率FIR滤波器(1/2频段)
● 多相FIR滤波器
无论是FIR仍是IIR类型的多相滤波器都是抽取或插值滤波器最有用的完成计划之一。但是，传统数字处理计划要求在抽取之行进行滤波。在此假定下，1/M抽取滤波器由低通滤波器和紧随其后的采样频率降级组成(图6a)。预先对信号滤波，防止频谱混叠，然后以M-1的速率定时消除样本。但是，惯例FIR或其他结构针对这些抽取滤波器的直接完成计划存在资源糟蹋问题，由于被拒样本是几十乃至几百次累乘(MAC)的成果。运用分解成若干滤波器组的多相滤波器或是针对抽取进行优化的滤波器，能够依据某些特色(如图6b所示)构成高效的滤波器。
凭仗FIR滤波专用SIMD架构和硬件加速器，以及针对数字信号处理而优化的指令集，SHARC
ADSP-21479特别合适完成这些类型的滤波器。每个SHARC处理单元都有一个32/40位乘法器累加器，能够在266
MHz的CPU频率下，每秒完成533次定点或浮点MAC核算。但是，关于一些存在显着推迟(房间均衡或音效)的运用，需求添加核算才能，使内核从比如FIR、IIR、FFT滤波等密布和继续乘法运算中摆脱出来，用专门的硬件加速器去履行这些运算。如此，用户就能彻底自主决议，将CPU用于核算需求履行杂乱搜集的杂乱算法。FIR滤波专用加速器有专门的本地存储器，用于存储数据和系数，并具有以下特征：
● 支撑IEEE-754定点或浮点32位算术格局
● 有四个并行运转的累乘单元
● 支撑单速率和多速率处理形式(抽取或插值)
● 一次简略迭代能够处理最多32个FIR滤波器，一共多达1024个系数
ADSP-21479的加速器的时钟速率与体系时钟或PCLK外设的速率相同，为CPU CCLK时钟频率的一半;即133
MHz。依据此，其总核算才能为533
MAC/秒。加速器不要求履行指令;其运算由特定寄存器的装备决议，而且彻底依托DMA传输在内部和/或外部存储器之间移动数据。
明显，该加速器能以最优方法履行多速率滤波器的完成计划(插值或抽取)。由于简略的抽取滤波器仅为M个输入信号供给一个输出成果，因而，输出速率比输入速率低1/M倍。这种优化型FIR滤波器的完成计划没有选用杂乱的多相滤波器组，由于后者需求很多的存储器指针，完成起来十分杂乱;相反，该计划仅仅把M-1个样本的输出放置起来，防止履行这些核算，而且只核算能发生有用样本的数据。这就消除了糟蹋，成果，运算次数以M-1的比率削减——在本例中为15——然后大大地节省了CPU周期。但是，在这样的抽取速率和如此短的核算窗口下，加速器不如有两个核算单元的内核有用，而且在信号从一个过滤器传到另一个过滤器的进程中，其DMA通道因被从头编程会形成晦气影响。假如在SISD形式下用一个核算单元完成，则这类滤波器在CCLK周期数方面的本钱可表示为：
FIR_Decim_Cycles = N + 2× M + 19 (5)
N为滤波器的系数的个数，M为抽取速率。
关于这种抽取滤波器一次迭代的完本钱钱，FIR滤波器条件下约为150个周期(源到汇编器21k)，在0 kHz至24
kHz频段，纹波规范为±0.00001 dB，在62 500 SPS采样速率下，带外衰减为-130 dB。这款滤波器有97个系数(以32位FP
IEEE-754格局量化)，其呼应如图7所示，该图是用MATLAB® Filter
Designer制成的。关于接入的SIP或ADC的每个活动通道，呼应以该采样频率在DMA中止实例中重复呈现。
关于实时和DSP负载，滤波操作以62.5 kSPS的频率重复，代表9 375
053个CCLK周期，而8个ADC转化通道的重复频率则略多于8倍，由于每个滤波器的存储器指针值都存储在SHARC数据地址生成器中，能够完成快速保存和康复。这适当于在SISD形式下，一个SHARC
DSP为每秒8000万个履行周期(或80
MIPS)，在SIMD形式下，由于两个处理单元并行运转，则为该值的一半。在前述两种形式下，这8个抽取器FIR滤波器在履行时，别离以30%和15%的速率以及266
MHz的时钟频率占用ADSP-21479。
8 功耗
尽管转化器的功耗能够从其规范中轻松、精确地推算出来，但处理器的功耗则要困难得多，由于处理器功耗的核算公式触及多个参数，而且实时条件和作业形式会对其形成极大的影响。这儿尽管没有具体阐明，但读者能够在相关技能笔记中，轻松找到与ADSP-214xx和ADSP-21479处理器各组件功耗预算相关的阐明，其间考虑了功用模块的活动、静态电流结温、电源电压值、运用的输入输出引脚数、各种外部频率和容性负载。依据图5中的功用描绘，针对DSP和ADC的若干组合，给出了与DSP在这类抽取滤波运用中活动状况相对应的功耗。关于这些搭载四个或八个ADC的相关DSP变体，需求依据功用容量、输入/输出的数量、处理器的核算才能以及ADC的全体功用确认其功耗。凭仗超低的静态电流，以ADSP-21479及其八个SAR
ADC集群为中心构建的处理计划不行是功耗最低的处理计划，一起供给丰厚的滤波算法挑选和其他数字功用，在全体功用方面也是鹤立鸡群。
这个多通道数据搜集体系(DAQ)的比如一起证明，施行数字信号处理使命纷歧定要运用FPGA，浮点DSP更合适高精度SAR
ADC，尤其是在高度重视功耗的状况下。
参考文献：
[1]ADSP-21000系列运用手册第一卷，ADI公司，
[2]Fliege N J.Multirate Digital Signal Processing:Multirate Systems—Filter
Banks—Wavelets(多速率数字信号处理：多速率体系——滤波器组——小波)，Wiley，1999
[3]Harris Frederic J.Multirate Signal Processing for Communications
Systems(通讯体系多速率信号处理)，Prentice Hall，2004
[4]Vaidyanathan P P.Multirate Systems and Filter Banks(多速率体系与滤波器组)，Prentice
Hall, 1993
Patrick Butler
[patrick.butler@analog.com]是ADI公司南欧出售集团的一名现场运用工程师，为法国全球商场和部分ADEF客户供给支撑。从1984年至今，他已在ADI公司作业30多年，首要担任DSP构建模块IC以及高速转化器的开发。在此曾经，他在法国圣艾蒂安斯伦贝谢公司ATE部分作业了5年，任规划工程师，之后法国南特Matra-MHS、AMD和Harris
SC-Intersil担任多个运用工程师和FAE职位。现在，他的首要喜好是搜集旧式音响组件，在两个儿子的协助下，着手制造高效的有源喇叭扬声器体系。
Patrick Butler
