液晶显现器因为具有低压、微功耗、显现信息量大、体积小等特色，在移动通讯终端、便携计算机、GPS卫星定位体系等范畴有广泛用处，成为使用量最大的显现器材。液晶显现操控器作为液晶驱动电路的核心部件一般由集成电路组成，经过为液晶显现体系供给时序信号和显现数据来完结液晶显现。本规划是一种依据FPGA(现场可编程门阵列)的液晶显现操控器。与集成电路操控器比较，FPGA愈加灵敏，能够针对小同的液晶显现模块更改时序信号和显现数据。FPGA的集成度、复杂度和面积优势使得其日益成为一种颇具吸引力的高性价比ASIC代替计划。本文选用Xilinx公司的SpananIII系列XC3S200器材，使用硬件描绘言语Verilog规划了液晶显现拧制器，完结了代替专用集成电路驱动操控LCD的效果。
1 功用剖析与规划要求
液晶显现模块(LCM)选用深圳拓扑微LM2028、STN图形点阵液晶显现模块，5.7in，320×240点阵，逻辑电压输入为3．0～5．0V，4位操控接口，具有队伍驱动电路，白光LED背光源。表l为该液晶显现模块的引脚功用描绘。
液晶显现器的扫描办法是逐行扫描，当一行被选通今后，这一行中的各列信号一起加到列上，并坚持一个扫描行的时刻。这一行坚持时刻完毕后，即选通下一行，一起各列电极也施加下一行的显现电压。
列驱动器逻辑电路由移位寄存器和锁存器构成，在一个显现数据位移脉冲信号CP效果下，将一组显现数据(4位)位移到寄存器中并坚持。当下一个CP到来后。移位寄存器中第1位显现数据被移至第2位，这样在80个CP脉冲效果下，一行显现数据被存入寄存器后，寄存器并口对接锁存器，在锁存脉冲LP的效果下，该行数据被锁存到锁存器内输出给列电极。锁存脉冲LP的距离为一个行周期，而行移位脉冲距离也为一个行周期，因而二者是共同的。
帧扫描信号FLM即为行选通讯号，脉宽为一行时刻，内行移位脉冲LP效果下，存入移位寄存器后逐行位移，在一帧的最终一行输出高电平，代表下一帧的开端。M为液晶显现沟通驱动波形信号，即一帧改动一次波形的极性，避免液晶单方向歪曲变形。更为具体的时序联系如图1所示。
2 规划与完结
2.1 液晶操控器总体规划
本规划的液晶显现器改写频率为70 Hz，每一帧周期为14．28ms，每一行周期为60μs，时钟信号CP的频率为2 MHz，将一行数据输入列移位寄存器的时刻为40μs，因而每一行规划了20μs的空白时刻。
液晶操控器体系原理如图2所示。时钟模块选用Xilinx公司的Coregen IP东西定制，数字时钟管理器DCM模块将FPGA 50 MHz时钟信号CLK_IN 25分频为2 MHz操控器时钟信号CLK。DCM选用了数字推迟锁相环技能来消除时钟相位的位移，供给比自行分频更安稳的时钟信号，以满意操控体系要求。CONTROLLER模块为LCM供给满意图l所示时序要求的操控信号CP、LP、FLM、M、DISPOFF，而且同步发生SRAM的读地址ADDRA[14：0]。
SRAM为内存模块。为了进步输入LCD的数据流速度．规划了32K×4位的舣端口内存，可一起完结读/写，并完结数据格式的转化，由上位机MCU输入的8位数据转为输入LCM列驱动器的4位数据；B端口由MCU_INTERFACE与上位机MCU衔接，由MCU微操控器将显现数据写入内存SRAM。其间，ADDRB[13：0]操控16K×8位的写地址，DINB[7：O]为写入数据，WEB为写有用操控，CLKB为写时钟；A端口由CONTROLLER模块操控读地址ADDRA[14：0]，读时钟CLKA由体系时钟信号CLK操控，DOUTA[3：0]将数据写入LCM列驱动器。
2.2 操控模块规划
使用状况机的办法，用Verilog硬件描绘言语规划操控模块CONTROLLER。CLK为2 MHz输入时钟信号。LP和内部操控信号DEN由状况机1操控发生，FLM由状况机2操控发生，M由状况机3操控发生，CP信号和ADDRA[14：0]依据CLK和DEN信号操控得到。状况机1有3个状况：状况1，LP为O，DEN为1，继续80个CLK脉冲后转向状况2；状况2，LP为l，DEN为0，继续1个CLK脉冲后转向状况3；状况3，LP为O，DEN为O，继续39个CLK脉冲后转向状况1。状况机2有2个状况：状况1，FLM为l，继续1个LP周期时刻，即120个CLK脉冲；状况2，FLM为O，继续剩余的239个LP周期，即28 680个CLK脉冲。状况机3有2个状况，状况l，M为1。继续1个FLM周期时刻，即28800个CLK脉冲；状况2，M为0，也继续1个FLM周期时刻。CP信号和ADDRA因为含有空白信号，所以由内部操控信号DEN和时钟信号CLK得到。以下为规划的源代码初始化部分：
3 仿真、下载测验剖析
在ISE6．3环境下完结操控器规划后，在MODELSIM6．1b环境下完结仿真测验，波形如图3所示。
仿真波形成果契合规划要求。完结仿真后，经过归纳完结，生成编程文件而且经过下载软件完结对Xilinx公司FPGA器材XC3S200编程，并用泰克逻辑剖析仪TLA721剖析测验，所得成果如图4所示。
图4中各操控信号之间的时序联系完全契合规划要求。测得一个CP脉冲周期为500ns，在每行完毕处有40个CP脉冲周期约20μs的空白信号；LP周期为60μs，高电平继续时刻为500 ns，即一个CP周期；FLM周期为14．28 ms，约为70 Hz，高电平继续时刻为60μs，即1个LP周期。测验成果标明，本规划液晶操控器完全契合LCM对操控信号的要求。
结语
使用硬件描绘言语Verilog规划LCM操控器的办法，具有减小电路板尺度、易于集成到片上体系、缩小体系体积、便利修正、习惯不同液晶显现器等特色，具有很好的可重用性；一起也是后续开发其他品种液晶显现操控器的根底。
本液晶显现操控器与MCU组成显现体系后，MCU将显现数据写入SRAM中，操控器将显现数据读出并与操控信号同步送入LCM中，很好地完结了图形显现。标明该液晶显现操控器成功地代替了传统的AS%&&&&&%液晶操控器，具有杰出的使用远景。
