1 TLC5510简介
TLC5510是美国德州仪器(TI)公司的8位半闪速架构A/D转化器，选用CMOS工艺，大大削减比较器数。TLC5510最大可供给20 Ms/s的采样率，可广泛使用于高速数据转化、数字TV、医学图画、视频会议以及QAM解调器等范畴。TLC5510的作业电源为5 V，功耗为100 mW(典型值)。内置采样坚持电路，可简化外围电路规划。TLC5510具有高阻抗并行接口和内部基准电阻，模仿输入规模为0.6 V～2.6 V。
1.1 引脚功用描绘
TLC5510选用24引脚的贴片封装，其引脚装备如图1所示。各引脚功用描绘如下：
AGND：模仿信号地;
ANGLOG IN：模仿信号输入端;
CLK：时钟输入端;
DGND：数字信号地;
D1～D8：数据输出端。D1为数据低位，D8为数据高位;
OE：输出使能端。OE为低电平常数据端有用，不然数据端为高阻态;
VDDA：模仿电路作业电压;
VDDD：数字电路作业电压;
REFTS：内部参阅电压。当内部分压器输出额外2 V基准电压时，该端短路至REFT;
REFT：参阅电压(T代表Top为2.6 V);
REFB：参阅电压(B代表Bottom为0.6 V);
REFBS：参阅电压。当内部分压器发生2 V的额外基准电压时,该端短路至REFB。
1.2 典型使用电路
TLC5510的基准电源有多种接法，依据不同场合挑选恰当基准电源，使用内部基准源，TLC5510典型使用电路如图2所示。因为其丈量规模为0.6 V～2.6 V(即：TLC5510在转化时模仿输入0.6 V时对应数字输出00 000 000，2.6 V对应的数字输出11111 111)，因而输入信号在进入TLC5510之前要对其处理，要使该输入信号处于量程内，应参加一个1.6 V的直流重量。
2 依据TLC5510的数据收集规划
2.1 两级采样
TLC5510虽采样率高，但受搅扰严峻。依据上述特色，将TLC5510运用于宽频数字示波器的数据收集。为了进步抗搅扰才能，专门规划一个有源晶振模块为TLC5510供给采样时钟，但导致采样率不可调。为了处理这个问题，选用两级采样。榜首级采样为操控A/D转化器对外围的电信号高速采样，并将其采样保存到FPGA内部寄存器，该级采样率安稳不变，并由硬件规划完结;第二级采样为软件采样，即由FPGA采样操控模块从寄存器中提取榜首级收集成果，该级采样率是可调的。
2.2 等效采样
依据奈奎斯特规律，采样频率高于信号频率的两倍就可恢恢复波形。当采样频率等于或小于信号频率可选用等效采样，在不同周期获取不同相位的幅值，依据相位将幅值接连摆放即可恢复波形。
选用内触发采样，即由被测信号的某相位点位为触发，然后存储。其完结进程：每一个完好的采样需收集256个点，每一个采样点都是由相同电平触发，触发后发动FPGA内部的计数器，对高频脉冲记数，脉冲数不同，代表相位也不相同。通过256个周期，就可收集256个不同的相位点。
3 依据FPGA的等效采样
3.1 完结计划
该体系规划选用推迟法来完结等效采样。如图3所示，设输入信号f(t)的周期为T(频率为f)，若将f(t)的一个周期T以△t等分，在时刻t1进行榜首次取样，为了收集到下一个相位点，在时刻t2进行第2次采样，t1～t2可相隔多个信号周期。假定m个，则相邻两个采样脉冲的时刻距离为(mT+△t)。如此类推，以下3个采样点则分别在t3，t4，t5时刻采样。在每个触发方位延时N△t(N=0，1，2，3…)后存储采样，即可组成一个完好波形。这种办法操控便利，通过FPGA完结整个触发、延时、采样和存储功用，但对触发电路和延时电路要求很高。
3.2 硬件电路规划
3.2.1 整形触发电路
因为每一次采样都要由某一事情触发，所以该体系规划选用内触发，即触发源为被采样信号，并由硬件触发电路完结。该电路可把各种波形的周期信号整形为与原信号周期相同的方波信号。
因为选用等效采样技能，其被测信号频率较高。假定被采样信号的最高频率约为10 MHz，则整形器材选用Maxim公司的电压比较器MAX912。当输入信号电压高于预置的触发电平常，输出高电平;反之输出低电平。
3.2.2 采样坚持电路
每次采样是比触发时刻推迟N△t的数据点，但因为被采样信号频率很高，要精确采样到该点根本无法完结。为此需求引进采样坚持电路。
采样坚持电路的功用：在采样时刻到来之前，该模块的输出电压随输入电压改变。当抵达采样时刻时，输出电压坚持不变。以供TLC5510采样。
该采样坚持电路由两片运算放大器A1，A2和模仿开关A3构成，采样时通过FPGA操控时钟使A3的通道S1导通。A1，A2为单位增益的电压跟从器，故Uo=Uc=Uo，此刻电容充电至Uc。因电压跟从器的输出电阻很小，故电容快速充电。断开S1，因为Uc无放电通路，其电压根本不变，故Uo坚持不变，即保存采样成果。
3.3 软件编程操控
等效采样的软件操控实际上是指对采样时刻的操控和对外同采样坚持电路时序的操控，该操控能够在FPGA内部编程完结，对应的完结模块如图6所示，主要由两部分组成。其一为数字锁相环(PLL)，用于发生频率足够高的脉冲信号。因为采样率与△t有关，因而将本来FPGA自带的40 MHz时钟信号送入数字锁相环使之5倍频，从而进步至200 MHz。其二为操控模块，选用同步敞开异步复位的编程思维。它有两个时钟输入端：clkce2是被测信号经整形电路后的脉冲信号，该信号为同步信号，也为触发源。每次采样都由该信号触发开端计数;clk_200是数字锁相环发生的高频采样脉冲，计数开端后内部计数器对clk_200计数，当计数到m后(即m△t时刻)，计数结束，立刻操控采样坚持电路进入坚持状况，然后在通过若干个clk_200时钟周期后(为了使信号彻底进入坚持状况电平到达安稳)，采样该数据点(每一数据点代表一个相位的数据值)。若每一个采样周期需求采样256个点，则最大延时为256△t=256/200=1.28μs，而被测信号为10 MHz，其周期为0.1μs，所以两采样点之间至少要距离13个周期。
4 结束语
选用传统的实时采样办法可对频率低于1 MHz的信号进行采样，而关于频率较高的信号，则介绍的依据FPGA的等效采样技能，能使得TLC5510对高频信号采样，TLC5510使用愈加广泛。
