摘要：实时图画处理技能在工业、医学、军事和商业等范畴有广泛的使用。依据FPGA+DSP架构的视频处理体系充分发挥了各自器什的利益，不仪规划周期短，开发费用低，并且规划灵敏，更改便利，功耗较低，便于完结体系的小型化。因而对基与FPGA+DSP架构的视频处理体系进行研究和规划具有重要的含义。
0 导言
本体系选用依据FPGA与DSP协同作业进行视频处理的计划，完结视频收集、处理到传输的整个进程。
实时视频图画处理中，低层的预处理算法处理的数据量大，对处理速度要求高，但算法相对比较简略，适合于用FPGA进行硬件完结，这样能统筹速度及灵敏性。高层的处理算法结构杂乱，适用于运算速度高、寻址办法灵敏、通讯机制强的DSP芯片宋完结。
DSP+FPGA架构的最大特色是结构灵敏、有较强的通用性、适合于模块化规划，然后能够进步算法功率，一起其开发周期短、体系易于保护和晋级，适合于实时视频图画处理。
体系选用模块化的规划办法，将整个体系区分为三部分：视频收集单元、视频处理单元和视频传输单元。
整个体系以FPGA作为中心操控单元并完结视频信号的中值滤波作业;以DSP作为整个体系的中心处理单元对收集的视频图画信息进行JPEG紧缩;在视频传输单元规划了以PDIUSBD12芯片为根底的USB总线，担任视频信号的传输。
1 体系硬件整体架构
一个完好的视频处理体系，主要由视频收集单元、视频处理单元及视频传输单元三部分组成。在进行体系规划时须确保各部分的无缝联接。
图画收集单元由FPGA和MB86S02视频收集芯片组成，包含视频信号的收集和预处理，把输入的视频信号转换成体系能够处理的数字图画数据，并依照必定的格局存储在确认的存储区域。
图画处理单元是本体系的中心，对图画数据进行紧缩处理，完结体系要到达的功用。
图画传输单元选用FPGA+USB的办法完结视频数据的传输，经过依据PDIUSBD12芯片的USB总线，将紧缩后的视频图画信息发送到接纳端，在接纳端使用在PC上编写的使用程序将图画解紧缩并显示出来。
整个硬件体系由FPGA和DSP两个分体系组成，FPGA作为视频收集单元，将收集到的视频信号预处理后传给DSP，DSP作为图画处理单元是本体系的中心，对FPGA预处理后的视频图画信息进行JPEG紧缩处理，DSP单元的功能决议着整个体系的功能，DSP完结图画处理使命后，将把成果回来给FPGA，FPGA将经过紧缩处理后的图画信息写入接口操控芯片的数据缓冲区，由接口操控芯片担任信息的传输，体系整体框图如图1所示。
如图1所示，MB86S02视频图画传感器在FPGA的操控下进行视频图画信息的收集，在收到PC机的收集指令后MB86S02开端视频信号的收集FPGA作为体系的中心操控单元不只担任视频图画的收集，并且担任视频图画信息的预处理和体系各单元模块之间的数据交互。针对视频图画数据量大的特色，为了确保体系的实时性要求，体系选用大容量的片外SDRAMR对收集到的视频图画信息进行缓存，SDRAM操控器由FPGA完结，视频图画信息经过SDRAM缓存后首要要由FPGA对其进行滤波处理，以消除图画信息中的噪声搅扰，本体系中选用中值滤波的办法对收集到的视频信息进行处理，滤波后的数据经过FPGA内部FIFO进入DSP进行下一步的紧缩处理。DSP上电后首要进行引导程序的自加载，等候FPGA发送恳求，在收到FPGA的恳求后，DSP树立EDMA通道从FPGA获取视频数据，存满一帧后，开端对视频图画进行JPEG紧缩处理，紧缩处理后的视频图画信息经过FIFO缓存后，在FPGA的操控下写入USB接口操控器的数据缓存区，等候PC机的读数恳求，USB接口操控器在收到PC机的读数恳求后将数据写入PDIUSBD12的端口1，以便PC机下一步读取数据。
2 体系软件整体规划
体系的软件规划依据硬件结构的整体区分，也能够分为两大部分来描绘。整个体系的运转如图2所示，FPGA和DSP各自的程序独立运转，经过中止信号完结数据的实时交互。FPGA向DSP方向的指令是经过FPGA发送一个EDMA恳求，DSP经过呼应EDMA恳求，树立EDMA通道，开端从FIFO中进行预处理后数据的读取，DSP向FPGA传输数据时，经过向FPGA发送一个中止信号，让其从FIFO中把紧缩后的图画数据读出来。
如图2所示，整个体系作业流程能够简略描绘如下：体系上电后，首要DSP由flash完结自举，并运转引导程序，之后转入EDMA等候状况，FPGA初始化后等候外部图画收集指令，收到图画收集指令后开端进行图画收集，并对收集到的图画进行预处理，预处理后的图画经过FIFO缓冲，在存储必定量的数据之后，FPGA经过半满信号向DSP发送EDMA恳求，等候DSP呼应，DSP一旦收到来自FPGA的EDMA恳求，当即树立EDMA通道，从FIFO中读取数据到L2存储器，存满一帧图画后DSP开端图画紧缩，等候一幅图画紧缩完结之后，DSP会向FPGA发送中止信号，FPGA在收到中止信号后开端从FIFO中读取紧缩后的图画数据。一帧数据读完后，判别编码信号是否有用，假如有用则按相同的规矩对下一帧图画进行紧缩，假如无效则告诉DSP完毕。
3 定论
本规划计划现已经过了硬件验证，到达了预订的规划要求，完结了大数据量的实时处理。
体系体积仅为70×70mm，功耗小于5W，中值滤波速率均匀20F/S，JPEG紧缩速率均匀25F/s以上。不只满意了视频处理体系的实时性要求，且体积小、功耗低，并且依据FPGA的可编程性，本体系具有杰出的灵敏性和扩展性。
