实际国际的实质便是模仿。咱们需求从周围国际收集的任何信息始终是一个模仿值。但要在微处理器内处理模仿数据需求先将这些数据转化为数字办法。因而，SoC中运用多种不同的ADC(模数转化器)。依据几个参数(即吞吐量、噪声抗扰度及规划杂乱性)挑选相应类型的ADC。
SoC规划人员不需求了解集成到SoC中的任何IP的杂乱深层规划。因而，假如将ADC视为一个黑盒，即便从SoC规划人员的视点来看，在SoC层面仍有许多要素会决议ADC的功能质量。咱们有必要分外留意这些要素。
将模仿信号转化成数字数据需求在时刻以及起伏上进行离散化。时刻离散在采样相位上进行，而起伏离散在量化相位进行。采样经过采样坚持电路完结。采样坚持电路有一个开关、一个阻抗途径以及一个电容，当开关封闭时在该电容上对电压进行采样。量化简言之是指在必定范围内(由ADC的参阅电压操控)将采样值缩放为数字值。采样和量化相位如图1所示。
图1：通用模数转化流程
即便在简略的ADC黑盒暗示图中，咱们也需求了解其在SoC中的集成常识：
● ADC有多个输入信道，只要一个数字输出。
● 信道之间存在复用，这样，在任何时候ADC都能转化来自于一个信道的数据。
● 采样经过一个时钟进行。
● 任何ADC在其量化相位都运用一个基准。
鉴于以上要素，咱们便会理解，即便在同一个、乃至十分简略的ADC外部视图中也会有许多规划难点，一起还有许多常见问题。咱们将在以下章节中逐个评论。图2展现了将ADC集成到SoC的一般状况。
图2：ADC到SoC的一般集成
模仿输入信道
在转化的榜首个相位，也便是采样相位，输入信道的模仿输入是最重要的。采样电容是ADC规划的组成部分，可是采样遇到的电阻与SoC集成有较大的相关。需求核实一些常见的整合细节。
模仿输入途径的电阻决议采样所需的时刻(假如C相同，采样时刻将跟着R的添加而添加，采样时刻等于电容器的充电时刻)。采样相位经过一个开关操控。在ADC IP规划的一个可编程寄存器指定的时段内，该开关坚持封闭。
也便是说，任何模仿值存储到采样电容器的时刻由运用可编程寄存器的ADC规划决议。咱们称该时刻为Tswitch。一起，模仿输入需求必定的时刻给采样电容器充电，这等于电容器经过阻抗途径的采样时刻(RC)。咱们将这段时刻称为Tsampling。关于被采样的模仿值：
Tsampling
Tswitch在ADC IP内编程，而Tsampling只由集成决议。因而，作为SoC规划人员，咱们需求保证完成Tsampling最小化。一种办法是使该途径的电阻坚持最小。这种状况请参见图3。
图3：为采样电容器供给的充电时刻缺乏的结果
咱们在ADC转化过程中常常评论SNR劣化。关于ADC来说仅有能够轻松防止的噪声源是因为开关封闭时刻缺乏而引进的差错，或因为ADC阻抗途径的采样时刻过高而引进的差错。根本状况下，Tsampling或Tswitch不契合上述规范。
信道分类
信道能够两种办法进行分类：榜首种办法是依据信道的ENOB(有用位数)标准进行分类，即精细和非精细信道，第二种办法是依据模仿输入的来历区别，是来自于SoC外部仍是内部，即外部信道和内部信道。
依据ENOB标准
精细信道是指ENOB(以及SNR)较高的信道。需求保证满意等式1才干契合较高的SNR标准。大多数SoC的规划都经过使精细信道的MUXing深度坚持较低水平来完成，因为途径中的每个MUX都会引进一些R以及一些C。此外，SoC中精细信道数也有限，因为信道途径中的MUX的阶决议对模仿输入可见的有用电容(因为电荷同享，其信道的电容器的充电时刻会十分高)。
因而MUX的阶有必要十分小，这意味着SoC中精细信道的数量也十分少。非精细信道是指SNR标准不严厉的信道。精细信道和非精细信道如图2所示。因而，SoC中的非精细信道一般较多，而ADC精细信道的数量有限。
信道能够是内部或外部信道
ADC的信道能够是外部信道(来自于padring)也能够是内部信道(SoC内其它IP的输出)。
内部信道
需求知道一个IP输出到ADC输入的途径电阻的精确预算值，才干了解ADC能够供给的最小采样时刻。假如采样时刻低于该值，那么采样电容器充电会缺乏，采样值也不正确。然后，这个不正确的值将被量化，然后导致SNR劣化。
外部信道
关于外部信道来说最常见的问题是，在两个不同的ADC中一起转化来自于一个焊盘的相同的模仿数据。形成这种状况的原因是，这两个ADC的采样电容器之间存在电荷同享。发生一起采样时，一个ADC的采样电容器上的坚持采样电压会遭到另一个ADC采样相位的搅扰。这是因为应该为一个电容器充电的模仿电压遇到两个需求充电的电容器。因为电荷同享导致采样电容器采样的数值小于输入，然后导致ADC转化了过错的值。
能够坚持软件约束以保证不会一起对同享的信道进行采样，然后处理这个问题。另一种处理计划是，假如发生了一起采样，则为榜首个ADC供给较大的采样时刻。这将答应榜首个ADC从头设置它需求转化的电压，然后削减转化过错值的时机。
当这些内部/外部信道的途径中存在传输门时，会呈现一个常见问题。传输门的电阻取决于输入电压，因而，假如一个动态信号(该信号的值跟着时刻不断改动)经过该途径抵达ADC进行转化，则会呈现SNR劣化。这是因为，跟着传输门上模仿输入的值不断改动，其电阻也发生改动，导致采样时刻也发生了改动。这样，采样数据不精确的几率就更大。处理这个问题的办法是，选用一个改进后的传输(Tx)门，它在整个输入范围内均可坚持适当安稳的导通电阻。传输门的导通电阻与采样电容C间应有一个至少为10,000的因子，才干使THD小于80db。
ON与输入电压改动>
图4：传输门的RON与输入电压改动
图字：Ron(传输门电阻);I/P电压对传输门的电阻曲线;Vin(传输门的输入电压)
不同SoC操作形式下的ADC的时钟源
SoC以不同的形式作业。这些形式以芯片的不同活泼等级(电流耗费)区别。SoC或许具有低功耗形式(部分活动形式)以及主运转形式(彻底活动形式)。低活动或部分活动形式是指设备为了下降功耗以较低频率运转，时钟源一般是内部RC振荡器。在这些低功耗形式下，PLL一般被禁用。PLL是颤动十分低的时钟源，而RC振荡器则是颤动最大的时钟源。
让咱们了解一下时钟源的颤动对SNR值的影响。采样周期和采样开端与完毕时刻以及转化与ADC作业的时钟源坚持同步。为了让采样以相同的时刻距离进行，该时钟的沿自身应共同一致。任何有颤动的时钟都会发生不均匀的时钟沿，导致采样不共同。关于某些规划类型的ADC (SAR)来说，输入数据采样或许只在采样周期内涵一个时钟沿进行，而关于其它类型(如Σ-Δ[SD] ADC)来说，采样或许在采样周期内涵每个沿进行。因而，因为时钟颤动，SD ADC更简略呈现SNR劣化。
假如时钟源有颤动，SD ADC或许会发生10-12dB的SNR劣化。但无论什么类型的ADC，时钟颤动在必定程度上都或许会影响采样。ADC作业的时钟源与体系时钟源相同，取决于SoC的作业形式。关于RC振荡器，时钟的颤动较大，因而SNR劣化较高，而关于PLL，颤动较小，因而SNR劣化也较低。因而，需求平衡时钟源导致的SoC电流耗费和ADC的转化质量。
ADC的作业参阅电压
SoC中的ADC规划需求既能够在外部电源的参阅电压下作业，也能够在内部参阅电压下作业。ADC运用的各种参阅电压都有其特定的问题。让咱们逐个评论。
外部参阅电压
假如ADC运用的参阅电压是外部电压，一般会发生与参阅同享有关的问题。这是SoC的一个久而未解的问题，原因是一个十分简略的约束，那便是SoC能够具有的粘合引脚数有限。SoC供给的外部引脚和焊盘数量有限(意图是下降本钱)，因而一般的做法是使SoC中的不同ADC同享参阅电压。这便是因为一个ADC进行转化而导致抵达另一个ADC的参阅电压不安稳的原因(两个ADC之间的串扰)。这些串扰问题没有在IP层模仿中处理，导致SoC级SNR功能欠安。
防止呈现这种问题的一种办法是在规划时将去耦合电容器放在IP的参阅焊盘邻近，这会削减参阅电压的不安稳性。但这会添加芯片的尺度，从而添加芯片的本钱。因而，规划人员想出了了一个代替计划，那便是在封装上削减两个焊盘之间的公共结合线途径，并将引脚%&&&&&%器放在电路板上。一般，SoC中应防止ADC参阅焊盘同享。
图5：ADC的外部参阅同享串扰问题
外部参阅
一般来说，内部参阅电压是一个带隙参阅电压，它是SoC内发生的肯定参阅电压。应保证在ADC开端转化之前，该电压值现已安稳下来。假如状况并非如此，那么转化量化相位将呈现过错。一般对该问题的引荐变通计划是，SoC中的电源办理单元应向ADC发送指示，奉告带隙参阅电压已取得了安稳值，ADC能够开端转化流程。
图6：ADC开端转化之前应取得内部参阅安稳指示
本文小结
SNR劣化现已成为ADC规划人员的专业术语。SoC自身存在许多集成问题，导致SNR劣化。本文要点介绍了一些常见问题以及可行的处理计划。规划人员需求保证集成正确无误。
