1 导言
为了习惯通讯使用要求的多样性， 需求一种能够完结快速规划、快速验证、快速移植的软硬件验证与测验渠道。该渠道能够供给通讯体系最根本的硬件架构、软件环境、灵敏的接口以及体系可装备的规划功用，便使用户依据使用要求在该渠道上规划和装备所需的通讯体系，并测验该体系的功用和功用，然后直接在该渠道上完结规划到设备的转化。
该渠道的完结有依据DSP和依据FPGA两种处理计划 。依据DSP的完结办法中，固定的数据总线宽度是当时干流DSP处理器的一个瓶颈，且只适合于软件可重构规划，此外还面对并行性等问题。相反，依据FPGA的完结办法既能够处理并行性和次序性的对立，又具有大容量、高速度、高灵敏性和软硬件重构的优势，故依据FPGA的处理计划更具有用性。
2 渠道规划
本开发渠道选用依据FPGA的处理计划，使用Matlab、Modlesim以及Altera公司的归纳/装备/下载专用软件等相关东西，在PC环境下构建出一个软件开发渠道，用于算法验证和功用仿真；使用依据FPGA的硬件渠道——如Altera的DSP 开发板——来完结规划的下载、验证与测验；并经过定制的内嵌软核CPU完结对体系内部各功用模块和存储器、I/O接口等资源模块的装备和办理，然后到达按不同通讯体系的要求和特色敏捷完结规划、验证和移植的意图，此外，还能灵敏的修正、晋级乃至从头装备。
2.1渠道的构建
规划涉及到详细的芯片信息，使得现在不同的FPGA芯片的规划流程有所不同，无法彻底完结选用较为通用的软件进行前端规划（包含体系规划、算法开发、功用仿真和归纳完结），选用芯片支撑的专用软件进行后端规划（包含时序仿真、布局布线和下载）。因而，选用Altera的FPGA后，渠道组成分为三部分：依据PC的规划和测验软件部分，规划和测验的硬件开发板部分，观测和其他辅佐部分。
其间，依据PC的规划和测验软件部分包含规划和测验的各种软件，即：Matlab/Simulink、Modlesim、DspBuilder、SOPCBuilder、Quartus等；硬件开发板则可用Altera公司的NIOS、ARM、DSP各种开发体系，也能够依据需求自主开发增加各种软硬件使用接口并对外围器材进行分配后的FPGA开发板；观测和其他辅佐部分包含渠道内观测的人机界面等软硬件、渠道外观测的示波器或逻辑分析仪以及噪声产生器、信号产生器、接收机等。
2.2渠道的规划测验流程
渠道的规划测验流程完结框图如下图1所示：
图1
渠道的规划流程侧重于体系的算法验证和操控完结，其间算法部分首要经过DSP Builder完结，为图顶用实线衔接部分；操控部分由Nios II IDE和SOPC Builder完结，为图中短线衔接部分。
渠道的测验流程首要结合开发板完结规划目标的验证，为图中点线衔接部分，有外部观测和内部观测两种办法。其间，外部观测经过外加示波器或逻辑分析仪完结；内部观测能够经过渠道的人机操作界面完结，也能够经过配套软件来完结，依据复杂度和测验内容的不同分为主动流程和手动流程。
主动流程包含如下四个过程［1］：（1）Matlab/Simulink/DspBuilder建模。（2）渠道仿真。（3）DspBuilder完结VHDL转化、归纳、适配、下载。（4）嵌入式逻辑分析仪——SignalTap完结实时测验。手动流程包含如下七个过程：（1）Matlab/Simulink/DspBuilder建模。（2）渠道仿真。（3）DspBuilder完结VHDL转化、归纳、适配。（4）Modlesim对TestBench功用仿真。（5）Quartus II完结适配、时序仿真。（6）芯片引脚确定、装备下载、编程。（7）嵌入式逻辑分析仪——SignalTap完结实时测验。
3可装备规划
在可重构体系中，硬件的装备信息能够类似软件程序相同被动态调用或修正，然后到达电路的实时重构，这样既保留了硬件的快速性，又兼具软件的灵敏性。因而，实时电路重构的本质便是使用可编程器件能屡次重复装备资源和功用的特性，既能够在运行时依据需求动态改动体系的部分参数或部分电路结构，也能够经过重加载完结整个体系的软硬件晋级［2］。
整个体系的可装备内容和完结流程［3］如图2所示：
图2
如上图所示，渠道的可装备规划首要体现在四个方面：参数的可重加载；模块的可重挑选；体系的可重下载；硬件的可重定制。
参数的可重加载是针对类型相同，参数不同的信号与体系，其体系结构根本不变，仅仅体系中模块的参数能够从头进行设置和调整。
模块的可重挑选是对结构类似，类型不同的信号，只对体系中相应的部分进行从头加载或从头组合。
体系的可重下载是指：假如现在加载的体系用前面两种调整办法仍然不能满足要求时，则能够依据需求从头规划下载，或许在需求进行体系晋级时经过从头下载完结。
硬件的可重定制首要针对依据本渠道进行嵌入式体系的开发，这也是本计划与传统计划的最大差异之处。它经过选用Altera公司的SOPC Builder处理计划来完结。行将处理器、存储器、I/O口、总线等体系规划需求的功用模块集成在一个FPGA芯片上，然后构建出一个硬件可定制的片上体系。
4依据渠道的规划实例
下面咱们结合简略全数字通用接收机规划实例来阐明该渠道可装备的特色和规划测验流程。
全数字通用接收机［4］的根本结构为：解调+解码+数据康复+装备操控。其间输入信号的格局能够是接连或离散办法、能够是固定或可变速率；解码办法为RS或Turbo或Viterbi；解调办法是M-PSK系列或M-QAM系列。如下图3所示：
图3
体系装备举例：完结接连形式下，数据速率1Mbit/s，DQPSK调制，RS编码，2Mhz载波，8dB信噪比，1%频偏，1%相偏，16倍采样输出信号的同步、解调和解码。模块的挑选和参数的装备办法流程如前，装备后的体系［5］［6］如下图4所示：
图4
详细算法完结：数据源选用接连或接连的M序列模仿接连和突发信号，速率经过渠道时钟操控；调制解调部分的数控振荡器NCO、Fir滤波器和RS编解码由IP core完结；软件仿真阶段，频偏相偏经过调制端NCO的频率和相位操控字完结，噪声经过程序内加完结；硬件测验阶段，频差、相差、时钟差错、噪声则在直接经过外接实践信号产生设备或噪声源完结。
测验流程：仿真阶段选用程序内加噪声模仿并经过程序自行实时比较的办法，下载后测验则选用外加噪声源后经过实时回读数据并主动比较的办法。其间回读数据选用主动流程，其原理是经过将设置为测验点的数据实时存储到必定容量的片内RAM中，并使用下载线再读回到软件环境中进行显现、比较或存储。
测验成果：图5是在输入信号的X、Y分路信号和合路后加噪前后的信号，图6是收端康复出X、Y路滤波前后的信号，图7是收发两头X、Y分路和合路后在硬件渠道上的回读信号，其间第1、3、5行是输入的X、Y和分路前的数据，第2、4、6行是康复后的X、Y和合路后的数据，包含了硬件实践的延时。体系选用16倍采样，图5图6观测1024个采样点，图7观测1024个回读采样点。
5总结
本文选用实时软硬件重构技术规划了一种依据FPGA的、通用可装备的通讯开发与测验渠道，其间，内嵌软核CPU和谐各模块的作业和供给用户接口，FPGA完结DSP运算等首要作业。并经过软硬件的可装备能完结该渠道多用途和可晋级的规划。
作为一种SOPC的处理计划，该渠道现已完结了实践使用开发，并为各种通讯体系从软件仿真到硬件完结、从规划验证到设备测验供给了一种有用、快速而又具高性价比的完结办法。
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