导言
时刻延时积分电荷耦合器材 （Time Delay and IntegraTIon Charge Coupled Devices） （TDICCD）是近几年开展起来的一种新式光电传感器。首要运用在低照度条件下，对低照度方针有很高的灵敏度。TDICCD经过多级积分来延伸积分时刻，然后进步器材的灵敏度和信噪比。
TDICCD成像体系一般由CCD感光芯片，驱动时序发生器，逻辑操控单元，信号处理单元以及外部光学成像体系等部分组成，其间关键是驱动信号的发生。CCD芯片的转化功率、信噪比等光电转化特性只需在适宜的时序脉冲驱动下，才干到达器材工艺所规则的最佳值而输出安稳牢靠的视频信号。驱动时序发生器功用的好坏直接决议了CCD相机的质量参数。
本文剖析了IT-EC-6144型TDICCD图画传感器芯片的作业进程和对驱动时序的要求，在此基础上规划出合理的时序操控计划．因为现在CCD运用向高速、小型化、智能化方向开展。可编程逻辑器材（FPGA）以其高集成度、高速度、高牢靠性、开发周期短，可满意这些需求，别的可编程逻辑器材能够经过软件编程对其硬件的结构和作业办法进行重构，然后使得硬件的规划好像软件规划那样便利快捷，因而，选用可编程逻辑器材（FPGA）作为硬件规划渠道，结合VHDL言语对时序驱动电路进行硬 件描绘，选用QuartusⅡ软件对所规划的时序发生器成功的进行了体系仿真。
1 、TDICCD驱动时序发生器原理
1.1 作业原理
TDICCD是一种具有面阵结构，线阵输出的新式CCD，较一般的线阵CCD而言，它具有多重级数延时积分的功用。从其结构来看，多个线阵平行摆放，像元在线阵方向和级数方向呈矩形摆放，它的列数是一行的像元数，行数为推迟积分的级数（M），像元散布示意图如图1所示。
图1中TDICCD的电荷堆集方向是沿Y向进行的，其推扫级数自下至上为第1级至第96级。在成像进程中，跟着相机（或景象）的运动，TDICCD从第96级至第1级顺次感光，电荷从第96级至榜首级逐级堆集。终究，经过多重延
时积分堆集起来的电荷包（成像数据信息）搬运到CCD水平读出寄存器上，按一般线阵CCD器材的输出办法进行读出。因而TDICCD输出信号的起伏是M个像元积分电荷的累加，输出起伏扩展M倍，而噪声只添加
倍，因而信噪比进步 
倍。
IT-EC-6144型TDICCD是加拿大DALSA公司出产的一种高灵敏度、低噪声和宽动态规模的线阵CCD器材，具有较高的灵敏度和很低的暗电流噪声。该CCD首要运用在低照度的条件下，对低照度方针有很高的灵敏度。
1.2 驱动时序剖析
TDICCD比一般线阵CCD具有更优越的功用，但它的操控和驱动也比一般线阵CCD杂乱。它共有9个时钟驱动信号和4个积分级数挑选端，并对时钟波形和时钟之间的相对联系要求十分严厉。
时序联系如图2所示，由图可知，TDICCD的一个作业周期分为两个阶段：光积分阶段和电荷搬运阶段。在光积分阶段，存储栅和模仿移位寄存器阻隔，不发生电荷搬运，而是别离作业，存储栅进行光积分，收集到的光信号在三相移位时钟（CI1－CI3）脉冲驱动下将光敏区的图象信号推至下一行用于积分（且有必要遵从：在任一瞬时，至少有一相处于高电平状况，且至少也有一相处于低电平状况）。复位信号铲除移位寄存器中的剩余电荷。在电荷搬运阶段，存储栅和模仿移位寄存器之间导通，在搬运时钟TCK（当TCK和CR1处于高电平时，电荷从光敏区的最终一行搬运到输出寄存器的CR1相。TCK高电平时刻不能和CR1高电平时刻重合两次，CI1时钟信号在TCK和CR1为高电平至少100ns之后才干变低。TCK的下降沿出现在CR1下降沿之前至少100ns，CI1下降沿之后至少1s）的效果下将光敏区的电荷搬运到输出寄存器，在读出时钟CR1-4（要求CR1的下降沿与CR3的上升沿，CR2的下降沿和CR4的上升沿，有50％的重合才干确保图画电荷包的输出）的驱动下，将输出寄存器中的电荷包推至输出结构进行读出。
CSSX级数挑选端，该IT-EC-6144型TDICCD具有级数挑选功用，为了习惯不同的光照条件，经过设置CSSX，能够进行16、32、48、64和96级的级数挑选。依据所选的级数，把相应的CSSX管脚接到-10V，其他未用CSSX管脚接CI1即可。
为了确保CCD能够正常作业以及得到高质量的图画，有必要严厉操控时钟波形和时钟之间的相对联系［3］。
2、 TDICCD驱动时序的FPGA完成
2.1现场可编程门阵列（FPGA）
选用现场可编程门阵列（FPGA），其包含输入输出块，可结构逻辑块和可编程连线资源三种结构，其集成度远远高于PAL等传统的PLD器材，并在速度上有必定的优势，成为高频范畴运用的首选器材。
2.2 CCD驱动时序的VHDL描绘
体系选用Altera公司开发的QuartusⅡ软件渠道与仿真环境，运用VHDL言语（HDL，Hardware DescripTIon Language），以自上至下的办法，规划出发生时序所需的组合逻辑电路，然后编译，加载到可编程器件中，完成硬件规划的软件化。
规划杂乱的CCD驱动时序器，关键是如何用VHDL言语来描绘CCD的驱动时序联系。首要界说时序驱动器的输入输出端：13个输入段，即11个行频输入端，经过设置各个端口的凹凸电平，操控行频周期最大是时钟周期的2048倍；时钟输入；复位信号；13个输出信号，即9个时钟驱动信号和4个积分级数挑选端。
由以上剖析，总体规划思维是将驱动时序分红3个模块，别离是FENPIN模块，COUNT模块和DELAY模块。FENPIN模块完成将输入时钟进行4分频和6分频，它的输出作为COUNT模块的输入。COUNT模块实践是计数模块，它用FENPIN模块的输出作为时钟输入，在时钟的上升沿计数，计数的前5个周期内，输出为高电平，在计其它数时输出为低电平，在计完2048个数时时钟归0，然后循环计数。然后再将这两个模块的输出进行一些逻辑运算，就能够得到所需求的驱动时序。
因为各时钟波形之间的相对联系要求十分严厉，所以需求DELAY模块需求将各时序的相位联系进行调理，以满意实践需求．
2.3 CCD驱动时序的体系仿真
运用QuartusⅡ软件对驱动时序进行仿真，时序电路中FPGA除了供给CCD所需的驱动时序外，还供给视频处理电路所需的时序，并依然保留了部分的引脚和功用模块，以备往后时序电路的进一步更改和添加新功用的需求。
2.4 电平转化
FPGA电路规划的功用仿真波形如图３，图４所示。FPGA输出的信号并不能直接驱动TDICCD， 因而在时序电路与CCD传感器之间需添加脉冲驱动电路，将信号电压值转化成所需电压值，满意芯片需求。规划中选用专用电平转化模块EL7212进行电平转化。
因为CI1波形，TCK波形与CSSr 波形相同（偏置不同），所以用FPGA发生时序时只需发生一个波形即可。经过脉冲驱动电路，将CI1信号转化为满意要求的CI1、TCK和CSS波形。经过脉冲驱动电路今后的时序信号输出波形与图2的时序波形相吻合，到达了预期的成果。
3、 定论
在剖析TDICCD图象传感器驱动时序的基础上，运用FPGA规划出满意实践要求的TDICCD驱动时序，该时序驱动器现已运用于国家某重大项目中，满意体系需求，作业安稳牢靠，且功用杰出。
别的，本文提出的TDICCD驱动电路，不只能够到达几十MHz的驱动频率，而且编程便利，硬件电路简略，依据实践需求只需替换晶振而且恰当修正程序就能完成特定意图，具有较强的灵活性。经过仿真及试验验证，证明本办法切实可行，该时序不只适用于TDICCD驱动电路的规划。关于其他需求多种逻辑信号的场合也相同适用。
本文作者立异点：运用新式的CCD图象传感器-TDICCD，该TDICCD具有级数挑选功用，能够使体系于不同的光照条件，然后具有好的灵敏度和信噪比。规划出可选级数的驱动时序发生器。很好的运用到新式TDICCD图象传感器中，而且功用杰出。
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