导言
21世纪是信息的年代，各种电子技能都迅雷不及掩耳的速度更新开展，电脑、手机、DV等已成为今世日子不行短少的一部分，这些电子产品的功用日渐增多，功用越来越好，价格却有减无增，探究其原因，集成电路制作技能的开展和电子规划技能的进步是两大干流要素，集成电路制作技能以微细加工为主，电子规划技能以EDA技能为中心。EDA技能已成为当今电子技能开展的前沿之一，这是在各技能较先进的国家的共同努力下获得的效果，CPLD、FPGA可编程逻辑器材的运用，无疑为电子规划带来了极大的灵敏性和适用性。
1、EDA技能的概念与特征
1.1、概念
EDA技能便是电子规划主动化技能，它由PLD技能开展而来，可编程逻辑器材PLD的运用与集成规划的扩大为数字体系的规划带来了极大的便利和灵敏性，革新了传统的数字体系规划理念、进程、办法。经过对PLD技能不断地改进进步，EDA技能应运而生。
EDA技能便是依据大规划可编程器材的，以计算机为东西，依据硬件描绘言语HDL完结表达，完结对逻辑的编译化简、切割、布局、优化等方针的一门新技能，凭借EDA技能，操作者能够经过运用软件来完结对硬件功用的一个描绘，之后运用FPGA/CPLD才可得到终究规划成果。
1.2、特征
全新的规划办法：自顶向下
传统的电子规划办法一般多是“自底向上”的，浅显来说便是在确认规范的通用的集成电路芯片之后，再行模块规划，终究完结体系规划。这种规划长期以来存在着难以克服的缺点，功率不高，简略出毛病，所需元器材太多，耗费大……EDA技能是对传统电子规划办法的一种打破与革新，它的规划是“自顶向下”的，也即以体系规划为切入点，在规划之时就做好功用方框图的区分并完结各部分结构的规划，在方框图区分阶段完结仿真、纠错作业，一起凭借HDL完结对高层次体系的逻辑描绘，经验证后，凭借归纳的优化东西完结电子规划，凭借EDA技能，操作者能够经过运用软件来完结对硬件功用的一个描绘，之后运用FPGA/CPLD才可得到终究规划成果。
这样，咱们能够发现，不论是仿真仍是调试都是在初期在一个高层次上就完结了的，如此，既有助于及时发现结构规划上或许呈现的过错，减少规划作业中的失误，一起有效地进步了电子规划作业功率和成功率。
1.3、共同的描绘言语：硬件描绘言语
EDA技能以硬件描绘言语HDL为体系逻辑描绘的首要表达办法，那么什么是硬件描绘言语?它是相对于一般的计算机言语如C、Pascsl来说的，多运用于规划硬件电子体系，也属计算机言语，它描绘电子体系的逻辑功用、电路功用和衔接办法。ABEL-HDL和VHDL是如今运用比较广泛的两种硬件描绘言语，后者较前者运用更多。
ABEL能够支撑各种办法的输入，所谓的输入办法便是指电路体系规划的表达办法，包含真值表、状况图。它的描绘具有很强的独立性，与此一起，从宽口径到体系它都能完结描绘，因此能够习惯不同规划的编程规划，运用规范格局规划还能够转化规划环境，比照VHDL来说，它的适用面要宽许多，运用操作灵敏简略，要求也要宽松，易于速成。
1.4、典型的规划：ASIC
现在电子产品更新极快，复杂度也在不断进步，有时候一个看起来比较简略电子体系它的组成也许是数万的中小规划集成电路，这样就使电子体系常常遭受耗能高、可靠性低一级问题的应战。ASIC芯片是对此问题进行改进的一个有效途径。
它包容了FPGA和CPLD器材，FPGA/CPLD是完结EDA的根底，也是EDA思维的终究表述手法，归于高密度的可编程逻辑器材，一般像样品的研发或许是批量不大的产品开发它们都能适用，而且极大的缩短规划周期，减少开支，防止危险，使产品能够赶快上市。
FPGA和CPLD的结构有所不同，前者是规范的门阵列，而后者是与或阵列，可是二者的集成度及易用性都较为类似，因此能够齐头并进。当然二者也有各自的特色，其差异表现在以下几个方面：
(1)颗粒粗细不同。与CPLD比较，FPGA的颗粒相对细一些，它的一个颗粒仅仅逻辑宏单元，而CPLD的则是逻辑宏块。
(2)适用结构不同。FPGA更合适运用于触发器相对丰厚的结构之中，CPLD比较合适运用于触发器有限可是积项特别丰厚的结构之中。
(3)编程办法不同。FPGA在逻辑门下就能够完结编程，多选用改动内部布线的办法，具有很强的灵敏性。GPLD只要在逻辑快下才可完结变成，多选用修正现已固定了的内连电路的逻辑功用的办法，速度更快。
(4)功用耗费不同。FPGA耗费小，CPLD耗费比较而言大一些。
2、EDA技能在电子规划中的运用
EDA技能归于一种层次比较高的电子规划办法，也能够称作体系级规划办法，它以概念来驱动，电子规划作业者并不需求运用门级原理图，仅仅针对确认了的规划方针就能够完结对电路的描绘，这样一来，就少了电路细节的束缚和约束，使规划能够更多的铺开然后更具创造性，待规划人员有了概念构思之后，再讲高层次描绘输入到计算机中去，EDA体系在规矩驱动下就会主动完结整个电子的规划。如此，新的概念就能够在段时间中就成为产品，依据EDA技能的电子规划流程如图1所示：
电子规划的榜首步是凭借文本或许是图形修正东西将规划呈现出来，即完结规划描绘。
第二步是凭借编译器施行错排编译，也即HDL程序输入，至于挑选那种输入方法并不一定，一般规划的原理图比较直观，所以不难把握，也不难被承受，而且修正器中可供运用的单元器材十分多，这时候就给规划者供给了依据自己需求挑选表达的办法的时机，假使是编译文件是VHDL文件，那么在进行归纳之前还要进行的一项重要作业便是仿真，便是把规划原程序送入VHDL仿真器之中，这个仿真进程能够有助于及时发现结构规划上或许呈现的过错。
第三步便是归纳，交流软件和硬件规划，待归纳后，就能够生成网表，针对网表，能够施行功用仿真，然后确保规划描绘严厉遵从并契合规划目的，仿真功用实际上仅仅从逻辑功用上对电子规划进行检测，并不触及器材的一些硬件方面的特性，例如典型的有推迟特性，一些不甚严厉的规划，这一层仿真一般能够省去。最终一步是编程下载，经过仿真确认规划正确无误后，运用FPGA/CPLD来完结逻辑映射操作，适配，最终运用JTAG编程器或许其它下载规划项目到方针器材PFGA之中，完结体系级规划。
3、依据EDA技能的电子规划应留意的事项
榜首，考虑到电子电路延时的时间具有不确认性，和部分主动编译或许会为冗余的电路所简化两个要素，将EDA技能运用于电子规划中时，不宜选用偶数个数的反向器，并以并联的办法将它们衔接以构成“延时电路”;第二，输入引脚不能置于悬空状况，一者要有有源信号来驱动，再者一些不必的引脚有必要时间坚持接地;第三，要实在确保各大器材的电源和地线引脚是一直衔接着的，且它们之间有必要进行滤涉及去耦;第四，为了使规划扩展及修正更简略更便利进行，在运用器材的进程中，不管是逻辑单元仍是引脚都要有一个剩余的量;第五，环境问题也应警觉，尽或许防止器材过热。
总归，EDA技能是对传统电子规划技能的一种打破与立异，假如失去了EDA技能的支撑，是不行能顺利完结出大规划集成电路规划制作的，反过来考虑，现代%&&&&&%技能开展需求对EDA技能提出了更高的要求，能够预见，在不久的将来，EDA技能定会成为电子规划中的主导力量。
