现象一：这板子的PCB规划要求不高，就用细一点的线，主动布吧
点评：主动布线必定要占用更大的PCB面积，一起发生比手动布线多好多倍的过孔，在批量很大的产品中，PCB厂家降价所考虑的要素除了商务要素外，便是线宽和过孔数量，它们别离影响到PCB的成品率和钻头的耗费数量，节省了供货商的本钱，也就给降价找到了理由。
现象二：这些总线信号都用电阻拉一下，感觉定心些。
点评：信号需求上下拉的原因许多，但也不是个个都要拉。上下拉电阻拉一个单纯的输入信号，电流也就几十微安以下，但拉一个被驱动了的信号，其电流将达毫安级，现在的体系常常是地址数据各32位，或许还有244/245阻隔后的总线及其它信号，都上拉的话，几瓦的功耗就耗在这些电阻上了。
现象三：CPU和FPGA的这些不必的I/O口怎样处理呢?先让它空着吧，今后再说。
点评：不必的I/O口假如悬空的话，受外界的一点点搅扰就或许成为重复振动的输入信号了，而MOS器材的功耗底子取决于门电路的翻转次数。假如把它上拉的话，每个引脚也会有微安级的电流，所以最好的办法是设成输出(当然外面不能接其它有驱动的信号)
现象四：这款FPGA还剩这么多门用不完，可纵情发挥吧
点评：FGPA的功耗与被运用的触发器数量及其翻转次数成正比，所以同一类型的FPGA在不同电路不一起刻的功耗或许相差100倍。尽量削减高速翻转的触发器数量是下降FPGA功耗的底子办法。
现象五：这些小芯片的功耗都很低，不必考虑
点评：关于内部不太杂乱的芯片功耗是很难确认的，它主要由引脚上的电流确认，一个ABT16244，没有负载的话耗电大约不到1毫安，但它的目标是每个脚可驱动60毫安的负载(如匹配几十欧姆的电阻)，即满负荷的功耗最大可达60*16=960mA，当然仅仅电源电流这么大，热量都落到负载身上了。
现象六：存储器有这么多操控信号，我这块板子只需求用OE和WE信号就能够了，片选就接地吧，这样读操作时数据出来得快多了。
点评：大部分存储器的功耗在片选有用时(不管OE和WE怎样)将比片选无效时大100倍以上，所以应尽或许运用CS来操控芯片，并且在满意其它要求的情况下尽或许缩短片选脉冲的宽度。
现象七：这些信号怎样都有过冲啊?只需匹配得好，就可消除了
点评：除了少量特定信号外(如100BASE-T、CML)，都是有过冲的，只需不是很大，并不一定都需求匹配，即便匹配也并非要匹配得最好。象TTL的输出阻抗不到50欧姆，有的乃至20欧姆，假如也用这么大的匹配电阻的话，那电流就非常大了，功耗是无法承受的，别的信号起伏也将小得不能用，再说一般信号在输出高电平和输出低电平时的输出阻抗并不相同，也没办法做到彻底匹配。所以对TTL、LVDS、422等信号的匹配只需做到过冲能够承受即可。
现象八：下降功耗都是硬件人员的事，与软件不要紧。
点评：硬件仅仅搭个舞台，唱戏的却是软件，总线上简直每一个芯片的拜访、每一个信号的翻转差不多都由软件操控的，假如软件能削减外存的拜访次数(多运用寄存器变量、多运用内部CACHE等)、及时呼应中止(中止往往是低电平有用并带有上拉电阻)及其它争对详细单板的特定办法都将对下降功耗作出很大的奉献。
