首要介绍了3-DES算法的加密/解密原理，在此基础上，选用流水线技能，规划了一种高速的3-DES加/解密IP核，并用VerilogHDL言语描绘其间的各个模块。为了能更好地与其他IP核互联，为该IP核规划了输入输出操控信号，一起将其下载到FPGA中进行验证，获得了杰出的功能。
3-DES IP核的VerilogHDL规划.pdf
3-DES IP核的VerilogHDL规划
首先介绍了3-DES算法的加密/解密原理，在此基础上，采用流水线技术，设计了一种高速的3-DES加/解密IP核，并用VerilogHDL语言描述其中的各个模块。
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