跟着技能的前进，电子工业本身在不断地创造立异。嵌入式体系规划师适当清楚这一点，许多人开发的运用数量乃至可以横跨几代电子技能和微处理器技能。
一路看过来，跟着根本的硬体和软体的演进，当然也呈现了许多不同的体系开发和除错办法。现在，绝大多数微处理器整合有晶片上除错资源，因此规划师可以运用低本钱的硬体介面进行开发和测验。这类被称作为嵌入式测验的除错，大幅有助于嵌入式体系的生长，并将使具有高速串列I/O的规划体系具有更高的功率。
现在，半导体硅晶片本钱的下降使得电子工业可以运用通讯工业30多年开展所取得的一些先进技能，特别是串列介面。就当数位体系拼命地与大规模、高速数据传输的光体系的处理频宽坚持同步时，史无前例的对速度和总处理吞吐率的需求鼓励了平行匯流排结构针对其本身的一些实践约束进行演进，为了获取更高的处理频宽，PC范畴正鐘情于高速串列介面，向PCI-Express这类匯流排标準的敏捷生长便是比如。
因为PC范畴採用了串列介面，这些技能正被广泛承受并建立方位。完本钱钱开端下降，这就意味着现在串列介面正迈上低本钱的PC产品和干流数位产品──换言之，即嵌入式体系之路。咱们将再一次看到该演进进程：即跟着嵌入式体系和相关的处理器採用该项新技能，规划团队有必要採用新的开发和除错办法来运用高速串列埠的长处。
採用新测验办法
现在，绝大多数的数位电路规划师还习惯于採用平行介面和速率为100~200MHz左右的体系时脉。的确，有很好的标準，又有熟知的经历和东西援助这类挑选。可是，高速（数Gb）串列完全是别的一回事。现在，成功装备高速串列介面的规划团队一般聘用在高速信号传输（信号完整性）的实体层方面具有特别经历的工程师。因为该计划将有助于将产品成功地投入商场，故需对开发团队进行较多的改动，以便于将这一先进的技能整合进针对干流数位电子产品商场的规划中去。开发团队需求更有经历的规划师，以及所需的规划东西和规划办法，来处理与以往大不相同的规划问题。
第一步是要瞭解规划问题。怎么规划与曩昔大不相同的数位高速串列介面？或许最大的不同在于信号完整性。因为这些首要介面的信号速率都高达Gb，将会呈现许多一般只要类比（或许更像是RF/微波）范畴才会呈现的问题。规划师这就不像曩昔那样只需重视像建立时刻、坚持时刻和上升时刻这类的信号守时参数，而是有必要重视像视图打开、位元误差率和颤动的参数。
另一个不同之处在于勘探规划师期望观测的信号的才能。该功用无论是关于现在的半导体的高整合度，仍是细心地调度信号通道上的信号完整性都不可或缺的。跟着速率上升到3Gbits/s，就需求对信号进行一些先行传输调度，来补偿传输媒质的耗费；接纳端的信号处理也需求相应的滤波，来精确地恢復信号。相同，因为有些信号一般都作业在次微米数位硅晶片的低功率环境，电压的摆幅较小。这意味着传统的测验丈量办法，即简略地运用实体探头来进行触摸式勘探将变得不太或许，因为探头本身将会对信号带来很大程度的影响。
测验和除错这些介面时有必要考虑到这些要素所发生的实践影响。对数位完整性方面的需求意味着数位规划师有必要在验证规划所用的标準东西库内添加新的丈量类型（或测验设备）。现在，丈量信号完整性的杂乱设备正遍及，并且跟着从曾经的特定运用开展到干流运用的进程中还有必要不断演进，这些设备包含视图测验、位元误差率（BER）测验以及颤动容差测验设备。跟着这些信号变得愈加活络，半导体硅晶片的整合度变得更高，为了可以勘探这些要害信号，这些测验处理计划还有必要不断演进。
处理计划是嵌入式测验
好像微处理器范畴中的晶片上除错东西和技能的呈现相同，处理计划应该是在硅晶片上完成更多的测验功用，至少关于勘探问题是如此。因为晶片开发商十分细心地规划了信号通道，故关于运用规划师来说，整合才能并运用这种办法来进行要害丈量和调查串列埠的行为将是最好的办法。这种称作为嵌入式测验的办法，不需求外触探头（探头本身将引起相关的问题），并且可以获取外部无法获取的信号的相关资讯（例如被接纳机恢復实践视图目标）。
图1（详见本刊网站）供给了一个实践比如。这？堙A在速率为6.25Gbits/s的串列链路上进行的丈量显现，即使实体探头的约束可以战胜，在元件接脚上调查信号也将导致过错的成果，因为採用了先行传输信号调度。假如仅仅简略地看一下图示的资讯，人们或许会判定该链路无法作业，因为调查不到信号视图的打开。可是，透过结合晶片上丈量，如图中的右侧所示，工程师就可以深信的确有一个信号被接纳机恢復了。
图1：高速串列链路测验的实践比如。
FGPA的用处
跟着串列技能在嵌入式体系中的呈现，FPGA将扮演一个重要的效果。长期以来FPGA都是嵌入式规划师运用的完成技能，而跟着FPGA性价比的演进，其效果正添加。FPGA正日益增多地成为一个整合渠道，它具有相似晶片上体系（SoC）的功用，而这些功用则运用可编程的架构来完成。这为嵌入式体系规划师带来了颇多的灵敏性，并使他们能在其规划中以低本钱的计划完成高整合度。
FPGA供货商也认识到了正转向串列埠的这一趋势，并正致力于为更多的开发商供给可用的高速串列技能。绝大多数的高阶FPGA产品中现在都稀有Gb的串列I/O功用，该功用也正开端进入低本钱的FPGA元件中。FPGA固有的可从头编程才能还为完成测验功用的测验东西供给一个真实的时机。开发和测验东西正出现出来，这为规划师供给了把握串列介面的行为和质量的新办法。这些新东西採用与高速串列技能目标（如BER丈量）相关的测验类型，这就使得它们对曾经因为知识面和採购相关仪器本钱所限而没有考虑过的各类规划师来说都是有用的。
测验FPGA中的高速串列I/O
这些东西可用来时FPGA开发商丈量串列I/O。图2为此类东西架构图。
图2：用于高速串列链路测验的嵌入式测验处理计划架构图。
该东西有叁个根本的部份组成：
1. 完成晶片上测验形式发生、BER丈量和存取发射和接纳器操控记忆体的测验中心；2. 丈量软体；3. 简略的硬体介面，本例顶用JTAG编程电缆来完成。
人们可以看到，运用该架构，透过适当地装备这叁个部份，就可以建立起一个丈量例程来勘探用Xilinx FPGA完成的高速串列链路作业情况。
这样的测验东西供给了进行叁个根本链路丈量的才能，一切的都根据BER，其已被广泛地承受作为高速串列埠的终究丈量。最简略的便是该东西可以供给链路BER丈量。该丈量在内部完成，并反映从FPGA内部的接纳器所视的实践条件，而无须採用传统丈量中一般运用的触摸式探头来丈量元件的接脚。
另一个感兴趣的丈量是视图测验（图3详见本刊网站），这为敏捷把握链路裕度供给了一个简略的方法。透过在数据眼的单位间隔上重复进行BER丈量，可以为用户供给BER与数据眼方位关係的图形显现。终究，透过将视图丈量功用与发射和接纳操控暂存器存取相结合，就能有效地对链路进行调整，来取得最佳的BER。
图3：可以丈量链路裕度的视图测验。
嵌入式测验的内在
嵌入式体系中对串列I/O的採用将对怎么建立规划团队和採用什么东西发生影响。我深信针对这一技能的嵌入式测验的特别运用将为开发商带来有价值的协助。在高速串列范畴及以外的其它范畴许多其它的或许性都与这一概念相关。很显然，跟着半导体技能在杂乱度和功用以及速度等方面的不断开展，嵌入式测验计划将为体系规划师探求体系供给真实的时机，不论是硬体仍是软体。
完成嵌入式测验要求必定的灵敏度，以便将全新的测验拓朴架构和新的测验计划整合在一起来完成跨度掩盖到半导体製造商和测验丈量供货商的测验处理计划。儘管这些协作意味着将对工业带来应战，但却能为坐落竞赛的价值点上的规划师带来全新的、具有价值的丈量功用，这都将是不可否认的经济驱动力。
