您的开发团队是否需求在极短的时刻内打造出既杂乱又赋有竞赛力的新一代体系?赛灵思All Programmable器材可助您一臂之力，它相对传统可编程逻辑和I/O，新增了软件可编程ARM处理体系、可编程模仿混合信号(AMS)子体系和不断丰富的高杂乱度的IP，支撑开发团队打破原有的种种规划约束。赛灵思有多种All Programmable器材可供用户挑选，构成这些器材的各种硅片组合运用赛灵思共同的高功用3D堆叠硅片互联技能互相互联。这些抢先一代的All Programmable器材为用户供给的功用，远超惯例可编程逻辑所能及，为用户敞开了一个全面可编程体系集成的新时代。
All Programmable抽象化与主动化有何含义?
其含义在于选用赛灵思All Programmable器材，用户的开发团队可以用更少的部件完结更多体系功用，进步体系功用，下降体系功耗，削减资料清单(BOM)本钱，一起满意严厉的产品上市时刻要求。但假如不凭仗强壮的硬件、软件、体系规划东西和规划流程，则无法将这些优势交到您的规划团队的手中，您也不或许完结这些优势。赛灵思把所需的这些硬件、软件和体系规划开发流程统称为“All Programmable抽象化(All Programmable Abstraction)”。
All Programmable抽象化与主动化
在这种运用All Programmable抽象化进行先进的抢先一代的硬件、软件和体系开发过程中，起着核心作用的是赛灵思Vivado规划套件。Vivado规划套件是一种以IP和体系为中心的、抢先一代的全新SoC增强型归纳开发环境，可解决用户在体系级集成和完结过程中常见的生产力瓶颈问题。
就在同类竞赛解决计划还在企图经过扩展过期且松懈衔接的分立东西来跟上片上集成的高速开展的时分，Vivado规划套件凭仗业界最先进的SoC增强型规划办法和算法，供给了共同、高度集成的开发环境，为规划者带来了规划生产力的极大进步。Vivado规划套件将硬件、软件和体系工程师的生产力进步到了一个全新的水平。
以下九大理由，将让您了解到Vivado规划套件为何可以供给抢先一代的规划生产力、简洁易用性，以及强壮的体系级集成才能。
理由二：Vivado以可猜测的成果供给稳健牢靠的功用和低功耗
出于纳米级%&&&&&%规划的物理原因，互联已经成为28nm及更高工艺节点的可编程逻辑器材架构的功用瓶颈。Vivado规划套件选用先进的布局布线算法，可打破该功用瓶颈，并且点击鼠标即可得到高功用成果。
Vivado规划套件的剖析型布局布线算法可以同步优化包含时序、互联运用和走线长度在内的多重变量，供给可猜测的规划收敛。一起，Vivado的完结引擎可确保在逻辑运用率高的大型器材上得到的成果和在器材运用率较低的规划上得到的成果相同优异。此外，在体系规划规划跟着体系功用的添加而逐渐增大的情况下，Vivado既能坚持高功用成果，还能进步各次运转成果间的共同性。
如图2所示，与同类竞赛东西比较，Vivado规划套件可跟着运用率的进步供给更超卓的功用，一起还能处理更大规划的规划。
注：如图2所示，同类竞赛东西的成果的均匀变化要比运用Vivado规划套件得到的成果大四倍。别的，值得注意的是同类竞赛解决计划在填满器材时，可用功用下降了一半。与此构成鲜明比照的是，Vivado规划套件在受测的不同规划上得到的成果共同，功用坚持稳定。最终还需求注意是同类竞赛解决计划不能处理Vivado规划套件可以成功处理的大型体系。同类竞赛解决计划很快就不堪重负。
图2：以仿制次数为标准的功用比照
Vivado下降体系功耗
Vivado规划套件供给了业界一流的体系功耗剖析与优化东西。从架构或器材挑选阶段开端，规划人员就可以运用精确且易用性无与伦比的Xilinx Power Estimator(XPE，赛灵思功耗评价器)电子数据表来确认体系功耗。规划人员不只可以经过XPE的快速 评价(Quick Estimate)和IP导游轻松入门，并且还可以简略并排比较多种完结计划，协助规划团队微调设置，以便地为各种场景精确建模。
当规划进入编译阶段，Vivado规划套件持续供给精确的功耗剖析和预算。Vivado规划套件开箱即用，可以在不给体系规划的时序形成负面影响的情况下主动下降规划的功耗。假如用户还需求进一步下降功耗，可以运用Vivado规划套件独有功用，充分运用赛灵思7系列精密粒度时钟门控技能，进一步下降整个体系规划或部分规划的功耗。
这种Vivado规划套件完结的智能时钟门控优化技能可以均匀下降动态功耗18%，如图3所示。
Vivado规划套件供给了一系列无与伦比功用与特性，可协助用户轻松完结对规划的剖析作业。用户可以甄别出功耗最大的模块，然后清晰从哪些模块切入，高效而显着下降体系功耗。所有这些功用都内置在通用Vivado集成规划环境(IDE)中，所以规划团队仅凭仗一款一致的东西套件，就可一次性最小化体系功耗。
体系功耗是规划大多数产品时应考虑的一个重要因素，Vivado规划套件供给的抢先一代规划东西是对赛灵思All Programmable器材的有力弥补和完善。
图3：运用智能时钟门控优化完结的动态功耗比率(按动态功耗降幅分类)
加速体系集成
理由四：运用Vivado高层次归纳生成根据C言语的IP
现在的无线、医疗、军用和消费类运用均比以往愈加顶级，运用的算法也比以往愈加杂乱。业界算法开发的金标准便是选用C、C++和SystemC高档编程言语。曩昔规划流程中需求经过一个缓慢且简单犯错的过程来将用C、C++或SystemC言语编写的算法转换为适合于归纳的Verilog或VHDL硬件描绘。而现在Vivado规划套件体系版别中供给的Vivado高层次归纳功用可轻松地主动完结这一过程。
您以往或许听说过C言语级硬件归纳。不论您听说过什么，C言语级算法归纳已成为体系级规划的捷径。当时有超越400名用户正在成功运用Vivado高层次归纳(HLS)技能开发契合C、C++和SystemC言语标准的赛灵思All Programmable器材用IP硬核。
Vivado HLS经过下列功用，让体系和规划架构师走上IP硬核开发的捷径：
● 算法描绘、数据类型标准(整数、定点或浮点)和接口(FIFO、AXI4、AXI4-Lite、AXI4-Stream)抽象化;
● 选用可供给最佳QoR(成果质量)的根据指令的架构感知型编译器;
● 运用C/C++测验渠道仿真、主动化VHDL/Verilog仿真和测验台生成功用加速模块级验证;
● 发挥整套Vivado规划套件的功用，将生成的IP硬核轻松嵌入根据RTL的规划流程中;发挥Vivado System Generator for DSP的功用，将生成的IP硬核轻松嵌入根据模型的规划;发挥Vivado IP集成器(Vivado IP Integrator)的功用，将生成的IP硬核轻松集成到根据模块的规划。
这样硬件规划人员就有更多时刻投入到规划范畴的探究中，即有更多时刻评价备选架构，找出真实抱负的规划解决计划，轻松应对各种严峻的体系规划应战。例如规划人员将行业标准的浮点math.h运算与Vivado HLS结合运用，就可以在完结较手动编码的RTL更优异的QoR的一起，让线性代数算法的履行速度呈数量级进步(10倍)，如表1所示。
表1：Vivado HLS完结的QoR
经过集成到OpenCV环境中的预先编写、预先验证的视觉与视频功用，Vivado HLS还能加速根据赛灵思Zynq-7000 All Programmable SoC器材的体系的实时Smarter Vision算法的开发作业。此类体系运用运转在Zynq SoC的双核ARM处理体系上的软件和坐落Zynq SoC高功用FPGA架构上的硬件来运转这些算法(如图6所示)。
图6：Vivado HLS加速根据OpenCV的开发作业
图字：
运用Vivado HLS Smarter Vision库的各项功用，用户凭仗硬件加速就能敏捷完结杂乱像素处理接口和根本视频剖析功用的实时运转。
(如欲当即开端运用Vivado HLS，敬请下载《怎么运用Vivado高层次归纳的FPGA规划》。这是一本以赛灵思对其主要客户举行的训练为根据的归纳性用户攻略。该攻略可快速向软件工程师教授怎么将软件算法从处理器上移植到赛灵思All Programmable FPGA和SoC的可编程逻辑上，加速他们的代码运转速度。)
