十几年前，频率操控职业推出了根据锁相环(PLL)的振荡器，这是一项开拓性立异技能，选用了传统晶体振荡器(XO)所没有的多项特性。凭仗内部时钟组成器IC技能，根据PLL的XO可编程来支撑更广大的频率规模。这一打破消除了为在特定频率完成共振而切开和加工石英所需的资料加工工艺过程。这一立异也使得对根据PLL的XO进行频率编程成为或许而且完成极短交货周期。
鉴于传统振荡器交货周期或许挨近14周或更长，许多硬件规划人员巴望运用可编程振荡器取得明显的交货周期优势。不幸的是，严峻的问题发生了。一些现已从传统XO迁移到根据PLL的XO的规划陷入了相关颤动(jitter-related)问题之中，这会引起相关运用(application-related)失效，触及规模从通讯链路中的超高位错误率到无法作业的SoC和处理器。这些问题迫使许多IC供货商规则：根据PLL的振荡器不能和他们的器材合作运用。这种局势的改变使得想经过根据PLL的振荡器取得频率灵活性和短交给周期优势的硬件工程师面对应战。
为什么会呈现这种状况?其原因在于来自不同供货商的PLL技能差异极大。不合格的PLL规划导致过多的振荡器相位噪声和颤动峰值，如图1中左边画面所示。这个特定的根据PLL的XO在12kHz-20MHz带宽上的相位颤动为150ps RMS。这种功能水平使它不合适为高速PHY供给时钟，高速PHY一般需求1ps RMS 颤动的参阅时钟。XO的周期颤动在图1右侧图片中有显现。这种双峰周期颤动或许是一个呈现PLL安稳性问题的信号，PLL安稳功可以对运用这个XO的SoC发生有害的功能影响。与可编程振荡器展示颤动峰值有关的第二个范畴是级联PLL。当这样一个根据PLL的振荡器被连接到一个后续电路中带有PLL的IC上时，颤动或许会添加。
图1–不合格的根据PLL的XO规划导致过多的相位噪声和周期颤动
好消息是并非一切的PLL，确切的说不是一切根据PLL的振荡器，都是相同的。经过特有的PLL规划技能，可编程振荡器可以供给可比美一流石英振荡器的颤动功能，一起战胜级联PLL带来的问题。这些高功能的根据PLL的振荡器可以用于处理器/SoC时钟，以及高速串行器、PHY和FPGA时钟。
开发人员可以运用三个简略的标准来点评根据PLL的XO能否被用于给定的运用。
颤动生成—在级联的PLL运用(例如FPGA和PHY时钟)，XO参阅时钟颤动与FPGA/PHY内部PLL颤动相混合。选用低颤动XO参阅时钟(例如1ps RMS相位颤动)可以最大化可容许的FPGA/PHY内部PLL所发生的颤动值，最大化全体规划的颤动余量。
颤动峰值—当榜首级和第二级PLL的环路带宽相一起，级联PLL存在过大颤动的危险。这种危险很简略经过运用一个具有相对较低内部PLL带宽的根据PLL的振荡器进行缓解。PLL应当得到很好的按捺，以保证不超越1%的峰值(0.1dB)，如图2所示。通用SoC/FPGA的第二级PLL带宽一般>1MHz。运用具有低颤动峰值和极低内部带宽的根据PLL的振荡器保证它的峰值不会与下流PLL的带宽堆叠。这种架构使得第二级PLL简略的盯梢榜首级PLL的改变，一起保持可接受的环路安稳性和相位余量。
图2-根据PLL的颤动盯梢和过滤有助于减轻颤动峰值
相位噪声—怎样才能知道根据PLL的振荡器是否合适你的运用呢?运用示波器较简略调查振荡器的周期颤动。运用频谱分析仪进行振荡器相位噪声丈量。假如你没有频谱分析仪，联络你的频率操控供货商进行相位噪声丈量。相位噪声可以经过运用所需的相关颤动组成带宽，直接从相位噪声图表上钩算出来。相位噪声图表也能显现参阅时钟的杂散功能。叠加在相位颤动上杂散信号可以简略的进行丈量，以保证运用需求得到满意。相位噪声图表也显现内部PLL的任何峰值影响。过阻尼的PLL将展示出低峰值。
Silicon Labs供给了一个易于运用的在线颤动计算器，可以把相位噪声转换为颤动。只需求简略的输入载波频率和与其相关的相位噪声特征数据，东西就能计算出时钟的终究相位颤动、周期颤动和周期间颤动。根据Web的东西在Silicon Labs网站即可取得。
总归，当今的可编程振荡器供给了杰出的频率灵活性、短期、牢靠的交货周期。但是，来自不同供货商的可编程振荡器所供给的PLL功能差异或许相当大。关于包含FPGA收发器和以太网PHY时钟在内的高功能运用来说，可编程振荡器可以简略的经过比照数据手册标准中的颤动参数进行评价。
在由振荡器驱动的带有内部PLL的AS%&&&&&%、SoC、FPGA或PHY运用中，重要的是保证参阅振荡器和SoC的组合不要发生颤动峰值。颤动峰值一般不会列在振荡器数据手册中。一个简略的解决方法是进行振荡器的相位噪声丈量。这个相位噪声散布将显现对内部PLL的任何峰值影响，而且可以简略的转换成等效的时钟颤动功能。
