1PCI9656功用简述
PCI9656支撑66Mhz、64bit的PCIR2.2标准，供给了兼容PICMG2.1R2.0标准的CompactPCIHotSwap接口，其部分总线到达66MHz、32bit（支撑0“66MHz、8/16bit），可为PCI（CompactPCI）适配器及嵌入式体系规划供给高功用的总线接口。PCI9656的装备寄存器与PCI9054、PCI9056兼容，也方便了原有规划的移植。
PCI9656具有6条独立的数据通道，用于DirectMaster、DirectSlave以及DMA功用形式下的数据传输，其深FIFO规划有用提高了总线的突发传输功用。
1DirectMaster形式。用于部分总线到PCI（CompactPCI）的数据传输，16QWords（128byte）和32QWords（256byte）的FIFO各运用于数据的读、写通道。
2DirectSlave形式。用于PCI（CompactPCI）到部分总线的数据传输，16QWords（128byte）和32QWords（256byte）的FIFO各运用于数据的读、写通道。
3DMA形式。PCI9656供给了两条DMA通道（Channel0、Channel1），运用了两独立的32QWords（256byte）双向FIFO。两条DMA通道可一起传输数据，经过PCI9656的MARBR寄存器可装备其优先级联系。PCI9656的DMA方法有惯例的块形式（Blockmode）和集散形式（Scatter/Gathermode），并且支撑以DREQ#、DASK#信号恳求、应对的指令形式（Demandmode），可运用于通讯领域中的实时数据传输。
在部分总线端，PCI9656简化了数据的传输操控逻辑，与ISA总线相似，方便了传输操控的规划完结。PCI9656的部分总线有三种运用形式，能够适用不同的嵌入式处理器。
1M形式。支撑Motorola32bit的处理器，供给了可与MPC850、MPC860PowerQCICC直接相连的接口。
2C形式。合适大多数处理器的通用形式，在规划中多选用此形式。
3J形式。与C形式相似，但其地址线与数据线复用。
2数据接纳卡规划
PCI9656片内资源丰厚，功用多样，选用PCI9656为接口芯片，可方便地进行PCI（Compact）适配器的规划。而在PCI9656的部分总线端，往往不需求完结其悉数逻辑功用，可依据需求选取装备，更进一步简化规划。
图1是运用PCI9656的CompactPCI数据记载卡的规划框图，此数据接纳卡运用于一款组成孔径雷达的数据记载器中，数据源为34bit的差分信号，32bit数据，1bit采样时钟，1bit数据有用标志位。图1中：时钟驱动ICS553向PCI9656、逻辑操控模块和FIFO供给同步时钟信号；初始化装备芯片选用Microchip93LC56B，PCI9000系列供给3线的E2PROM串行接口，可在体系上电时初始化内部装备寄存器；差分到单端信号的转化经由TI公司的LVDT386和390完结；FIFO选用了IDT公司所规划的高速、低功耗的72T36135M，数据容量为512K×36bit，运用易于级联的FirstWordFollowThrough作业形式；逻辑操控部分选用Altera的MAXIIEPM1270，完结FIFO到PCI9656部分总线间的数据传输操控。
2.1PCI9656的规划运用
在CompactPCI端，PCI9656供给了66MHz、64bit总线运用所需信号，可依据CompactPCI标准衔接，经过简略的外部电路，可完结HotSwap功用。
在部分总线端，选用了PCI9656的C形式。在C形式下，PCI9656的部分总线可装备完结三种数据传输逻辑。（1）Singlecyclemode。每次传输1个数据（8/16/32bit），默许的传输形式。（2）Burst-4mode。每次4个数据，运用Inteli960与IBMPPC401处理器时的引荐形式。（3）ConTInuousburstmode。多数据的接连突发传输形式，供给了最大的数据吞吐量。在传输进程中，从设备（Slave）可经过Bterm#信号间断传输进程。形式2与形式3只选其一，形式1一直可用。在数据接纳卡中，选用了接连突发（ConTInuousburst）形式，能够有用的运用部分总线带宽。
剖析接纳卡的规划：部分总线端无处理器，PCI9656在此端为主设备（Master），一直占用总线，担任逻辑操控的CPLD为从设备（Slave），一直呼应PCI9656。数据传输进程只运用了PCI9656的DirectSlave和DMA形式，，并且不需DMA的指令形式，运转进程中数据经过FIFO单向传输，不需解码地址信号，对CPLD的操控可经过向其写指令码完结。因而，能够对PCI9656的许多信号简化处理，只需完结如下信号的时序要求：
LD［31:0］，32bits数据信号。
ADS#，总线操作的开端标志。
Blast#，突发传输的完毕标志。
LW/R#，写/读信号。
Wait#，主设备暂停传输信号，信号无效标志主设备正常。
Ready#，从设备操作完结信号，信号有用标志从设备正常。
EOT#，数据传输反常间断信号，用于FIFO溢出或空时间断数据传输。
Lint#，间断信号输入，用于引起CompactPCI总线端的间断。
LRST#，部分总线端重置。
信号经简化后，在正常的读写操作中，只需求处理ADS#、Blast#、LW/R#、Wait#、Ready#与数据的逻辑联系，Singlecycle可认为是ConTInuousburst的特例，然后将两种形式下的逻辑时序一致处理。正常操作中，ADS#、Blast#、Wait#、Ready#需满意的逻辑联系如图2所示：
图2中，ADS#、Blast#、Wait#信号由PCI9656驱动，LW/R#（图2中未标出）也由PCI9656驱动，在整个进程中处于低或高，标志PCI9656对总线的读或写操作。Ready#由CPLD驱动，Data为双向信号。CPLD闲暇状况时监测ADS#信号，一旦ADS#有用，则依据LW/R#转入读或写操作。读操作中，CPLD将FIFO数据读出，一起将Ready#置为有用状况，需监测Wait#，Wait#无效时，才可持续读取下一数据；写操作中，CPLD需将Ready#置为有用状况，监测Wait#，Wait#无效时，CPLD才可完结总线上数据的写入；当CPLD检测到Blast#、Wait#、Ready#均为有用状况时，便完结最终一个数据的传输操作，转至闲暇状况。
完结上述的数据传输逻辑，再加上恰当的反常状况和测验转化操控，便可规划CPLD的逻辑操控模块。
2.2MAXIIEPM1270运用
MAXII系列是Altera公司的新式架构CPLD，与传统架构的CPLD比较，MAXII的功耗和本钱大幅下降，资源密度和功用却明显提高，十分适用于接口间的操控协议转化。规划中选用了MAXII的EPM1270类型CPLD，其规划结构如图3所示。MAXIIEPM1270内部首要分为逻辑操控、测验、FIFO三个模块：
1FIFO选用Altera供给的IP核完结，容量可依据资源运用状况调理，运用FWFT（FirstWordFollowThrough）形式，为CPLD供给与外部FIFO简洁的接口。
2测验模块发生测验数据，操控数据通道在实在数据源与测验数据源间切换，在测验接纳卡时运用。
3逻辑操控模块内有反常和测验操控、状况转化操控两部分，经过一个8bit寄存器进行通讯。（1）寄存器操控CPLD的测验模块、状况挑选，一起记载FIFO的状况改变。（2）反常和测验操控部分依据状况寄存器内容操控测验模块，监测FIFO的溢出、半满、空等状况，发生Lint#信号或经过操控寄存器传递到状况转化操控部分，使之有用EOT#，间断数据传输。（3）状况转化操控部分履行部分总线的数据读写逻辑，树立了四个状况：S0，闲暇状况；S1，数据读状况；S2，寄存器读状况；S3，指令写状况。S0状况下依据LW/R#信号和寄存器内容确定向S1、S2、S3状况的转化。S1状况下读取FIFO数据，依据FIFO状况发生反常间断信号EOT#。S2状况下读取8bit寄存器内容。S3状况下向8bit寄存器写入指令码来改写和重置其相关比特位，然后操控CPLD的测验模块，切换S1、S2状况，清空FIFO。
经过上述规划模块，MAXI%&&&&&%PLD便可在PCI9656与IDT72T36135M之间树立一个简捷的数据传输通道。
3完毕语
PCI9656选用了PLX公司业界抢先的数据通道架构技能，其丰厚的功用为高速的PCI（CompactPCI）总线运用供给了简捷的I/O规划途径。文章介绍了选用PCI9656作为PCII/O规划的一款运用于66Mhz、64bitCompactPCI总线体系的数据接纳卡。本文作者立异点：1将PCI9656运用于66Mhz、64bitCompactPCI总线体系，满意高速数据传输的要求。2选用CPLD内建FIFO的IP核完结FIFO与PCI9656的接口衔接，优化了CPLD的转化逻辑。
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