导言
采样／坚持电路是模数转化器的重要组成部分，它的功能决议着整个A／D转化器的功能。跟着科学技能的开展，体系对A／D转化器的速度和精度要求越来越高，因而，规划一个高功能的采样／坚持电路就显得尤为重要。
一般的采样坚持电路都是选用开关电容电路来完成的。因为MOS开关固有的电荷注入与时钟馈通效应，采样／坚持电路一般难以得到抱负的状况。虽然现已提出了许多技能和电路结构可是电荷注人和时钟馈通效应所导致的非线性对电路功能的影响仍是很大。
采样／坚持电路的别的一个规划难点在于运算放大器的规划。采样／坚持电路的精度决议于放大器的增益，高增益的运算放大器能够确保采样／坚持电路到达很高的采样精度。而采样坚持电路的速度则决议于运算放大器的带宽，高带宽的运算放大器能够确保采样／坚持电路在很短的时刻内到达所需的采样精度。而运算放大器的增益和带宽又是一种彼此限制的联系。 本文介绍的采样／坚持电路选用全差分结构，并经过底板采样技能有用的按捺电荷注入和时钟馈通效应 它选用高功能的增益自举运算放大器来减小因为有限增益和不完全树立带来的差错。该采样／坚持电路在3．3V的电源电压下可完成60MHz的采样频率，其采样精度能够到达10位以上，完全能适用流水线AD转化器的采样部分。
1、 增益自举运算放大器的规划
实践上，两级运算放大器可能有较大的增益，可是带宽却很小，这样就很简单导致较慢的反应速度。所以本文选用折叠式共源共栅增益自举运算放大器。这种放大器既有较大的增益，又能满意速度要求，一起，折叠式共源共栅电路还能够接成跟从器的办法。因为该电路不需求外接杂乱的共模反应电路（CMFB），因而能够下降功耗，并免除外加共模反应电路对整个运算放大器速度的影响。图1所示是增益自举运算放大器的电路结构。
摆率Slew Rate（SR）是每个时钟周期所答应的扰动时刻。一般，采样坚持电路中对运算放大器的树立时刻要求大约为时钟周期的1／8，即要求运算放大器的输出能够驱动0．3 Vpp（Vpp为信号满摆幅的一半），因而，树立时刻能够由以下公式预算，其间Ts是树立时刻，fs是采样频率：
关于单位增益频fT的预算，首先应计算出采样／坚持电路分别在采样和坚持状况下的反应系数Bt和Bh。假定信号在树立时刻之后的1LSB之内呈现，那么，所需精度P在N=10的时分为：
由采样坚持电路可知Bt≈1，Bh≈0．8。由此 能够得出：
此刻若运算放大器的直流增益为A0，那么， 线性树立差错系数为：
因为E有必要小于1／2LSB，所以有：
开关电容电路中一般的相位裕度要求为60到75度之间。而电路规划中期望尽量做到线性树立，所以一般要求具有较大的相位裕度。可是，考虑到相位裕度与增益的对立，在折中考虑的状况下，本规划挑选的相位裕度为70度左右。
运算放大器的总增益一起得益于的增益提高放大器的运用。因为增益提高放大器会带入额定的电容和极点，所以要求增益提高放大器的单位增益带宽应尽量做大，这样才能把它对整个放大器频率特性的影响降到最小。因而，这儿挑选一般的反向器作为增益提高电路。事实上，该提高电路结构也比较简单，它即能够满意电路对增益的要求，又能够到达满意的单位增益带宽。因而对整个电路的频率功能不会发生很大的影响。
本规划让晶体管NM4和NM5作业在线性区，这相当于一个压控电阻的效果。晶体管的栅极连到运算放大器的输出端。因为VOUTCM对V4比较灵敏，并且跟着V4的添加，NM5和NM6的电流也将随之添加，然后将导致共模电平的下降。而经过晶体管NM4和NM5则可纠正这个差错。这就相当于在运算放大器的输出端施加一个安稳的共模电平。
2 、采样开关的规划
AD转化器和采样／坚持电路中一般都会用到许多的开关。因而，开关的巨细、宽长比以及所影响到的电荷注入效应和时钟馈通效应等都会直接影响到整个电路的功能。 开关的导通电阻是衡量一个开关特性好坏的重要目标。由MOS管的作业原理可知，其导通电阻RON是VGS的函数。关于一般的单个MOS管作为开关的状况，其实践的导通电阻能够经过以下等式得出：
由上式能够看出：开关的导通电阻与输入信号Vgs对错线性联系。这一特性将在输出信号中引进谐波失真，然后极大地影响到采样电路的动态特性。本文选用的对称CMOS开关由一个PMOS和NMOS晶体管组成。其电路如图2所示。设计时，可将NMOS的栅极接高电位VDD，PMOS的栅极接低电位（零），此刻开关处于导通状况。在对称CMOS开关中，PMOS管和NMOS管的导电因子Kp和Kn是相同的。假定导通电阻的非线性特性可由下式来描绘：
那么，从上式能够得出：
式中，I是经过开关的电流。假定一个正弦波加在开关的两头，则开关上的电压为：
开关的三阶效应会使电路的SFDR下降。由上式可知，三阶效应是由最终一项发生的。R2为零即可消去这一项。而优化对称CMOS晶体管的宽、长参数能够使R2为零，然后使对称开关的导通电阻根本稳定且与输入信号无关。在本规划工艺条件下，经过对开关的仿真可知，当PMOS管的宽长比是NMOS管宽长比的8倍时，开关的导通电阻较小且与输入信号根本无关。
3、 采样坚持电路规划
选用全差分采样／坚持电路的电路结构如图3所示。它首要包含采样／坚持放大器和一些开关电路。该电路结构选用输出端直接反应到输入端的办法，它不需求外加共模反应电路。这样能够减小电路杂乱程度，有用地下降功耗，并可取得更高的速度。
为了取得更好的功能，此电路选用了底板采样技能。传统的采样坚持／电路选用的是电容上极板采样。这种结构的采样坚持电路会引进额定的寄生电容，然后添加运算放大器的输入电容，而这将大大下降运算放大器的带宽，一起也增大了采样与反应电容值的失配，这些都会直接影响到采样坚持／电路的速度和精度。为此，本电路引进底板采样技能，规划时可运用两层多晶硅来完成。这样不只有用地消除了运算放大器的输入电容，并且还能按捺来自衬底的噪声。此外，该电路结构能够有用地按捺时钟馈通和电荷注入效应，减小电路杂乱程度，有用减小寄生电容、下降电路的全体功耗。
4 、功能仿真
在Cadence仿真环境下，选用Charter公司0．35μm规范CMOS工艺库对电路进行了仿真。图4给出了增益自举运算放大器在沟通扫描下的增益和相位曲线。能够看出，该运算放大器的增益能够到达79dB，当负载电容为10 pF时，相位裕度为72°，树立时刻为3．9 ns。可见，能很好的满意采样坚持／电路对运算放大器的要求。
该采样／坚持电路的电源电压为3．3 V，采样频率为60 MHz。图5是该采样／坚持电路的瞬态特性曲线图。实践上，对该电路的输出波形进行离散傅立叶改换可得到低于－75 dB的信噪比。可见该采样／坚持电路具有很高的转化精度。
5、 结束语
本文介绍了一个高功能采样／坚持电路的规划办法。该电路选用全差分结构来减小时钟馈通效应和电荷注入效应所带来的差错。开关部分运用优化的对称CMOS开关来下降其导通电阻。运算放大器则运用折叠式增益自举电路，以便在取得较高增益的一起，得到较快的树立时刻。地图规划选用噪声分析法来挑选适宜的采样电容，以提高全体电路的信噪比。仿真证明：该电路在3．3V电源下，其采样频率为60 MHz，并可到达10位以上的采样精度，而电路的功耗仅1 2 mW。完全能够适用高速高精度流水线型A／D转化器的需求。
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