在以往汽车音响的体系规划傍边， 一块PCB上的最高时钟频率在30~50MHz现已算是很高了，而现在大都PCB的时钟频率超越100MHz,有的乃至到达了GHz数量级。为此，传统的以网表驱动的串行式规划办法现已不能满意今日的规划要求，现在有必要选用更新的规划理念和规划办法，行将以网表驱动的串行的规划进程， 改变成将整个规划各环节并行考虑的一个并行进程。也就是说将以往只在PCB布局、布线阶段才考虑的规划要求和约束条件， 改在原理图规划阶段就给予满足的重视和评价，在规划初期就开端剖析要害器材的挑选，设想要害网线的拓扑结构，端接匹配网络的设定， 以及在布线开端前就充分考虑PCB的叠层结构，减免信号间的串扰办法，确保电源完整性和时序等要素。
本文首要介绍在汽车音响导航体系中运用的高速DDR200,在统筹高速电路的根本理论和专业化规划经历的指导下， 确保信号完整性的PCB规划办法。
1 什么是DDR 及其根本作业原理
DDR SDRAM, 习气称为DDR.DDR SDRAM即双倍速率同步动态随机存储器。
DDR内存是在SDRAM 内存基础上开展而来的。SDRAM在一个时钟周期内只传输一次数据， 它是在时钟的上升期进行数据传输;而DDR内存则是一个时钟周期内传输两次数据， 它能够在时钟的上升期和下降期各传输一次数据，因而称为双倍速率同步动态随机存储器。DDR内存能够在与SDRAM相同的总线频率下到达双倍的数据传输率。
如下图1和图2所示，DDR SDRAM相对SDRAM多了两个信号： CLK# 与DQS。
CLK# 与正常CLK时钟相位相反， 构成差分时钟信号。而数据的传输在CLK与CLK# 的交叉点进行， 即在CLK的上升与下降沿(此刻正好是CLK#的上升沿)都有数据被触发，然后完成双倍速率传输。
DQS(DQ STrobe、数据选取脉冲)是DDRSDRAM中的重要功用， 首要用来在一个时钟周期内精确的区分出每个传输周期，并在接纳端运用DQS来读出相应的数据DQ。
DQS在上升沿和下降沿都有用，与数据信号一起生成。DQS和DQ都是三态信号双向传输。在读操作时，DQS信号的边缘在时序上与DQ 的信号边缘处对齐， 而写操作时，DQS信号的边缘在时序上与DQ信号的中心处对齐。
下面以图1-DDR SDRAM读操作时序图为例，阐明DQS的操控原理：
①在没有数据输出的状况时，DQS处于高阻抗水平。
② 接到READ指令后，DQS信号变为低阻抗， 并较数据输出时刻提早一个周期。
③ D Q S 信号在CLK与CLK# 的交叉点与数据信号一起生成，频率与CLK相同。
④DQS信号继续到读脉冲突发完了停止，完了后再度康复到高阻抗水平。
2 根本规范
DDR SDRAM的根本规范(表1)。
表1 DDR SDRAM的根本规范
3 DDR200 的PCB 规划办法
下面以汽车音响导航体系中运用的DDR200为例，从PCB叠层结构的挑选、布线拓扑结构、串扰、电源完整性和时序等方面考虑的PCB规划办法。
3.1 PCB叠层结构的挑选
线路板的叠层结构直接决议了信号在各导体层的传输速度及推迟时刻。依据电路构成及结构约束，结合高速信号及电源的回来途径等EMI要求，在规划初期确认好叠层结构以及重要信号的布线层是十分重要的。本例的叠层结构及重要信号的布线层如图3 所示。
依据板材不同， 导体铜厚， 各绝缘层厚及介电常数等也会有差异，导致高速信号传输线的特性阻抗Zo及传输延时Tpd的不同。
板材中绝缘介质的介电常数εr=4.0,绝缘层厚PP1=60μm,PP2=200μm,PP3=800μm,导体铜厚35μm,且线宽W=100μm时，信号在表层(L1、L6)的传输延时Tpd≒140ps,特性阻抗Zo≒56Ω，在内层L3布线的传输延时Tpd≒170ps,特性阻抗Zo≒84Ω。
3.2 DDR SDRAM信号的布线规范
为操控传输线的阻抗及延时等的影响， 要先确认以下的布线规划规范：
*高速信号线条宽度，以确保传输线特性阻抗值：差分信号Zo 100Ω，其他信号Zo≒50Ω。
*为削减传输线间的串扰，确认最小距离值。实践布线时要尽或许加大距离。
*可用过孔的孔直径及过孔焊盘直径：
①Build-up积层激光冲压孔②内层盲埋孔(L2到L5运用)③通孔(L1到L6用)④各种过孔焊盘间最小距离。
3.3 DDR SDRAM器材的布局结构图
DDR的数据传送通常是一个发射端对应多个接纳端的结构， 为完成数据的同步传送，推迟时刻的操控尤为重要。在构建器材Layout的时分要点考虑传输线不合节点的选定，各段传输长度持平等要求。如图4,将DDR相关电路中的元器材都放在同一个面上， 并经过 星型及Y 型拓扑结构完成CLK、Data数据组，及Address/Command等各数据组之间的等长布线操控。
3.4 高频信号的布线优先次序
按照规划要求的严厉程度从最重要的信号线开端布起，次序为：
CLK→Data→Address/Command
3.5 CLK差分信号的布线办法
针对DDR200中运用的CLK差分信号，布线拓扑图如图5 .布线留意点如下：
①差分阻抗要完成100Ω。
② 差分对CLK与CLK# 要等长布线，但总长度不要过长。
即CLK( A – B – C 1 – D 1 ) = CLK( A – B -C1-D2)= CLK( A – B – C 2 – D 3 ) = CLK( A – B -C2-D4)3.6 DATA组的布线办法。
如图6, 标明晰DATA组所选的布线拓扑图。布线留意点如下：
① 一切D A T A 信号从N A V I – C P U出发到每个D R A M 的长度都要持平( 即A – B – C段)。
②等长布线的差错能够按同一Bit列及各组Bit间的差错来操控，如表2。
表2
3.7 Address/Command的布线办法
如图7,标明晰Address/Command组所选的布线拓扑图。布线留意点如下：
① 总布线长( A – B – C – D ) 等长， 且与CLK间的长度差错操控在必定范围内。
②D段(D1,D2,D3,D4)的布线要等长。
3.8 等长布线的规划办法
为完成DATA组、Address/Command组等网线的等长操控，能够选用曲线(或称矩形线)的布线办法。但若曲线的长度过长或曲线间宽度DM过短，会由于电磁场间的耦合导致信号的传输推迟短于料想时刻，过早被传送到接纳端，形成信号传输不等时的现象。
3.9 电源与地的布线办法
DDR200所运用的电源有2.5V、3.3V、Vref、Vtt等。布线留意点如下：
①Vref作为输入Buffer用的基准电压，要防止混入其他信号的噪音。布线时要一起留意同层信号间的耦合及相邻上基层间的耦合问题。还要防止跟Vtt(终端电压)的相互搅扰。尤其在本例的叠层结构中，要留意与第3层CLK线的层间耦合影响。
②为下降Vtt的走线阻抗，尽或许添加布线宽度，引荐铺电源面。
4 结语
本文在DDR200作业原理的基础上介绍了完成设备高性能的PCB规划办法。现在数字电路现已呈现了更高速的DDR2 及DDR3,期望本文的规划思路及高速信号的布线办法能对我们的规划有所协助。
