数字锁相环路已在数字通信?无线电电子学及电力体系自动化等领域中得到了极为广泛的使用。传统的全数字锁相环路(DPLL)是由中?小规模TTL集成电路构成。这类DPLL作业频率低，可靠性较差。跟着集成电路技能的开展，不只可以制成频率较高的单片集成锁相环路，并且可以把整个体系集成到一个芯片上去，完成所谓片上体系SOC(System on a chip)。因此，可以把全数字锁相环路作为一个功用模块嵌入SOC，构成片内锁相环。下面介绍选用VHDL技能规划DPLL的一种计划。
1 作业原理
全数字锁相环路的结构框图如图1所示。其间数字鉴相器由异或门构成，数字环路滤波器由变模可逆计数器构成，数控振荡器由加/减脉冲操控器和除N计数器组成。可逆计数器和加/减脉冲操控器的时钟频率别离为Mf0和2Nf0。这儿f0是环路的中心频率，一般状况下M和N为2的整数幂。时钟2Nf0经除H(=M/2N)计数器得到。
异或门鉴相器用于比较输入信号u1与数控振荡器输出信号u2的相位差，其输出信号ud作为可逆计数器的计数方向操控信号。当ud为低电平时(u1和u2有同极性时)，可逆计数器作“加”计数。反之，当ud 为高电平时，可逆计数器作“减”计数。
异或门鉴相器在环路锁守时和相位差错到达极限时的相应波形如图2所示。当环路琐守时，u1和u2正交，鉴相器的输出信号ud为50%占空比的方波，此刻界说相位差错为零。在这种状况下，可逆计数器“加”与“减”的周期相同，只需可逆计数器的k值足够大(k>M/4)，其输出端就不会发生进位或借位脉冲。这时，加/减脉冲操控器只对其时钟2Nf0进行二分频，使u1和u2的相位坚持正交。在环路未确定的状况下，若ud=0时，它使可逆计数器向上加计数，并导致进位脉冲发生，进位脉冲作用到加/减脉冲操控器的“加”操控端i，该操控器便在二分频进程中参加半个时钟周期。反之，若ud=1，可逆计数器减计数，并将宣布借位脉冲到加/减脉冲操控器的“减”输入端d，所以，该操控器便在二分频的进程中减去半个周期。这个进程是接连发生的。加/减脉冲操控器的输出通过除N计数器后，使得本地预算信号u2的相位遭到调整操控，终究到达确定状况。
2 环路部件的规划
这儿要点介绍数字环路滤波器的规划。数字环路滤波器是由变模可逆计数器构成。在ud的操控下，当j=0时，对时钟Mf0进行“加”计数;当j=1时，进行“减”计数。可逆计数器的计数容量(模数k)可以使用A?B?C?D四位进行预置，然后便利地改动模数。其预置模数的规模为，当D?C?B?A在0001～1111取值时，相应模数的改动规模是23～217。可见，可逆计数器的长度可以依据模数k值的巨细来完成数字编程操控。取D?C?B?A为0001时，K=23，计数器长度只要三级，因此可以扩展捕捉带，缩短锁守时刻。在D?C?B?A取1111时，K=217，计数器长度变为十七级，这时捕捉带缩小，缩守时刻延伸。变模可逆计数器的VHDL规划程序如下:
library ieee；
use ieee.std_logic_1164.all；
use ieee.std_logic_unsigned.all；
entity count_k is
port(clk，j，en，d，c，b，a：in std_logic；
r1，r2：out std_logic)；
end；
architecture behave of count_k is
signal cq，k，mo：std_logic_vector(16 downto 0)；
signal cao1，cao2：std_logic；
signal instruction：std_logic_vector(3 downto 0)；
begin
instruction=d c b a；
with instruction select
mo =″00000000000000111″ when ″0001″，
″00000000000001111″ when ″0010″，
″00000000000011111″ when ″0011″，
″00000000000111111″ when ″0100″，
″00000000001111111″ when ″0101″，
″00000000011111111″ when ″0110″，
″00000000111111111″ when ″0111″，
″00000001111111111″ when ″1000″，
″00000011111111111″ when ″1001″，
″00000111111111111″ when ″1010″，
″00001111111111111″ when ″1011″，
″00011111111111111″ when ″1100″，
″00111111111111111″ when ″1101″，
″01111111111111111″ when ″1110″，
″11111111111111111″ when ″1111″，
″00000000000000111″ when others；
process(clk，en，j，k，cq)
begin
if clk＇event and clk=＇1＇ then
k=mo；
if en=＇1＇ then
if j=＇0＇ then
if cq
else cq=(others=>＇0＇)；
end if；
else
if cq>0 then cq=cq-1；
else cq=k；
end if；
end if；
else cq=(others=>＇0＇)；
end if；
end if；
end process；
process(en，j，cq，k)
begin
if en=＇1＇ then
if j=＇0＇ then
if cq=k then cao1=＇1＇；
else cao1=＇0＇；
end if；
cao2=＇0＇；
else
if cq=″00000000000000000″then cao2=＇1＇；
else cao2=＇0＇；
end if；
cao1=＇0＇；
end if；
else cao1=＇0＇； cao2=＇0＇；
end if；
end process；
r1=cao1； r2=cao2；
end behave；
依据对其他环路部件的功用剖析，也可以规划出相应的VHDL程序。
3 规划完成
本规划中全数字锁相环路选用XILINX公司的Foundation 3.1版别进行规划，并用Spartan2系列的FPGA予以完成。下面别离给出变模可逆计数器和加/减脉冲操控器的仿真波形如图3?图4所示。从图3中可见，当j=0时，可逆计数器做加计数，若取模k=24，则当计数值cq=0000FH时，计数器发生进位脉冲(r1=1);当j=1后，鄙人一个时钟的上升沿到来时，可逆计数器开端做减计数，当cq=00000H时，发生借位脉冲(r2=1)。改动模k便可延伸或缩短可逆计数器发生进位脉冲和借位脉冲的时刻。一起，由图1可知，可逆计数的加/减计数信号j是由鉴相器的输出信号ud操控的，而其进位脉冲r1和借位脉冲r2又别离与加/减脉冲操控器的i和d相接，用于操控其输出脉冲的序列。
由图4可知，在无进位和借位脉冲时，加/减脉冲操控器对2Nf0时钟进行二分频。一旦可逆计数器有进位脉冲或借位脉冲输出时，作用到加/减脉冲操控器i或d端，便使其输出脉冲序列发生了改动。当可逆计数器输出一个进位脉冲时，使i=1，则在i的下降沿到来之后，加/减脉冲操控器的输出端q刺进一个脉冲，即在其输出序列中参加了半个周期;反之，当可逆计数器输出一个借位脉冲时，使d=1，则在d的下降沿到来之后，q端删去一个脉冲，即在加/减脉冲操控器的输出序列中删去了半个周期。由以上对图3?4仿真波形的剖析可知，变模可逆计数器和加/减脉冲操控器的逻辑功用契合规划要求。把全数字锁相环路的各部件连接起来进行体系仿真，可得其仿真波形如图5和图6所示。其间图5是取k=25时的体系仿真波形，由图中可见，u1和u2到达确定状况时的仿真时刻是175μs。图6是取k=28时的体系仿真波形，在这种状况下，u1和u2到达确定状况时的仿真时刻是1.04ms。明显，模k愈大，环路进入确定状况的时刻愈长。
值得指出的是，在环路确定状况下，因为可逆计数器的接连计数，或在噪声的搅扰下，会发生进位和借位脉冲。假如k值获得太小，则可逆计数器因频频地循环计数而发生进位或借位脉冲，这就导致了在环路的输出端呈现相位抖动。为了削减这种相位抖动，k值有必要取大于M/4。
由以上剖析可知，模k的取值要恰当。k获得大，对按捺噪声?削减相位抖动有利，但一起又加大了环路进入确定状况的时刻。反之，k获得小，可以加快环路的确定，而对噪声的按捺才能却随之下降。
选用VHDL规划全数字锁相环路，具有规划灵敏?修正便利和易于完成的长处，并可以制成嵌入式片内锁相环。该类数字锁相环路中计数器的模数可以随意修正。这样，就可以依据不同状况最大极限地?灵敏地规划环路。
