导言
一切模数转化器(ADC)都有必定数量的折合到输入端的噪声——它被看作一种与无噪声ADC的输入端串联的噪声源模型。不能把折合到输入端的噪声与量化噪声相混杂，量化噪声仅在ADC处理随时刻改变的信号时有含义。在大多数状况下，输入噪声越小越好;可是在有些状况下，输入噪声实践上对进步分辩率是有协助的。假如现在你觉得这好像没有道理，那么请阅览本文以弄理解有些噪声怎样可所以好噪声。
折合到输入端的噪声(编码变迁噪声)
实践的ADC在许多方面与抱负的ADC有差错。折合到输入端的噪声(又称作有用输入噪声)无疑是违背抱负值，它对ADC总传递函数的影响如图1所示。当模仿输入电压添加时，“抱负的”ADC(如图1a所示)坚持一个稳定的输出编码直到到达一个变迁区，在那一点上输出编码马上跳变到下一个量化值，而且一向坚持到到达下一个变迁区域。理论上抱负的ADC具有零编码变迁噪声，而且变迁区域的宽度等于零。实践的ADC有必定数量的编码变迁噪声，因而具有有限的变迁区域宽度。图1b示出编码变迁噪声宽度约为一个最低有用位(LSB)峰峰值(P-P)噪声的状况。
图1. 编码变迁噪声(折合到输入端的噪声)及其对ADC传递函数的影响
从内部结构来看，一切ADC电路都会由于电阻器噪声和“kT/C”噪声而发生必定数量的有用值(RMS)噪声。这种噪声，乃至关于直流输入信号也会呈现，以为是形成编码变迁噪声的原因，现在一般称作折合到输入端的噪声。折合到输入端的噪声最常用的表征办法是查看很多输出采样的直方图，一起ADC的输入端坚持在一个稳定的直流值。最高速或最高分辩率ADC的输出是编码的散布，一般会集在直流输入标称值的周围(见图2)。
为了丈量折合到输入端的噪声的数量，要将ADC的输入端接地或连接到一个深度去耦的电压源，然后收集很多的输出采样而且将其绘制为直方图(假如 ADC的输入标称值为0 V，则称之为输入接地直方图)。由于该噪声是近似的高斯(Gaussian)散布，所以该直方图的标准差错σ能够核算，它恰当于RMS输入噪声。欲获悉怎么从直方图数据核算σ值的具体介绍，请见深化阅览材料6。一般的做法是用LSB 的RMS来标明这种RMS噪声，恰当于折组成ADC满度输入规模的RMS电压。假如模仿输入规模以数字量或个数来标明，那么输入值(例如，σ)能够用 LSB的数量来标明。
图2.折合到输入端的噪声对ADC的输入接地直方图的影响，该ADC具有很小的DNL
尽管ADC内涵的微分线性差错(DNL)会形成与抱负的高斯散布的差错(例如，图2中有一些DNL是很显着的)，但应当至少近似于高斯散布。假如有显着的DNL差错，那么应关于几个不同的DC输入电压进行均匀核算σ值。假如编码散布显着对错高斯散布的，例如有大而显着的波峰或波谷，这就标明对ADC 规划得欠好，或很或许是印制电路板(PCB)布线欠好，接地技能差，或电源去耦不正确(见图3)。呈现费事的另一个迹象是，当ADC的直流输入超越ADC 的输入电压规模时使高斯散布的宽度剧烈改变。
图3. 对ADC规划的欠好以及其PCB布线、接地或去耦欠好时的输入接地直方图
无噪声(无闪烁)码分辩率
ADC的无噪声码分辩率是指超越这个位(bit)数它就不能清楚分辩单个编码的分辩率。这种约束是由于上文所述与一切ADC相关的有用输入噪声(或折合到输入端的噪声)，一般标明为一个以LSB rms为单位的RMS值。RMS噪声乘以因数6.6 ，转化为有用的P-P噪声(可标明编码的实践不确定性)，标明为LSB P-P。
图4. AD77301Σ-ΔADC的无噪声码分辩率
由于一个N bit ADC的总转化编码数是2N LSB，因而总的无噪声码数量等于：
无噪声编码数量可经过核算以2为底的对数转化为无噪声(二进制)码分辩率，用下式标明：
无噪声码分辩率方针一般与高分辩率Σ-ΔADC有关，它一般是采样速率、数字滤波器带宽和可编程增益扩大器(PGA)增益(因而关系到输入规模)的函数。图4示出典型的无噪声码分辩率表，取自Σ-Δ ADC AD7730的产品技能材料。
应当留意的是，关于50 Hz输出数据速率和610 mV输入规模的Σ-ΔADC，其无噪声码分辩率是16.5 bit(80，000个无噪声编码)。在这些条件下的树立时刻为460 ms，然后使得这种ADC十分合适用于精细电子秤运用。这种数据能够从许多合适精细丈量运用的高分辩率Σ-ΔADC的产品技能材料中取得。
满度规模与RMS输入噪声(而不是P-P噪声)的比率有时用于核算分辩率。在这种状况下，选用术语有用分辩率。应当留意，在相同条件下，有用分辩率比无噪声码分辩率大log2(6.6)，约为2.7 bit。
一些制作商喜爱选用有用分辩率而不是无噪声码分辩率，由于那样bit位数较高——用户应当细心查看产品技能材料以承认实践上选用的是哪种分辩率界说。
数字均匀进步分辩率和削减噪声
经过数字均匀能够削减折合到输入端的噪声的影响。考虑一个16 bit ADC，它以100 kSPS采样速率作业具有15 bit 无噪声码分辩率。对一个相同信号的每次输出采样做两次丈量成果均匀，使有用采样速率削减到50 kSPS，信噪比(SNR)进步3 dB而且无噪声码分辩率进步到15.5 bit。假如对每次输出采样做四次丈量均匀，采样速率削减到25 kSPS，SNR进步6 dB而且无噪声码分辩率进步到16 bit。
咱们乃至能够进一步对每次输出采样做16 次丈量的均匀，输出采样速率削减到6.25 kSPS，SNR再添加6 dB，无噪声码分辩率添加到17bit。为了显着进步“分辩率”，有必要实施屡次精细均匀。
均匀进程也有助于滑润ADC传递函数的DNL差错。这能够经过ADC在量化编码k上有失码的简略状况来举例说明。尽管编码k由于大的DNL差错而失掉，但两个相邻编码k–1和k+1的均匀值仍等于k。
因而这种办法以献身整体输出采样速率和额定数字硬件为价值有用地用来添加ADC的动态规模。还应当留意的是，均匀进程不会批改ADC内涵的积分线性差错(INL)。
现在，考虑一个具有极低折合到输入端的噪声的ADC的状况，不管进行多少采样，其直方图都示出一个单个编码。关于这个ADC，数字均匀会起什么作用? 答案很简略——没有用果! 不管对多少采样进行均匀，成果都相同。可是，一旦有足够大的噪声施加到输入信号，就会有多于一个的编码呈现在直方图中，均匀办法又开端起作用。因而很有意思，有些少数的噪声是好噪声(至少关于均匀办法而言);可是，呈现在输入端的噪声越多，就需要越多的均匀以到达相同的分辩率。
不要混杂有用位数(ENOB)和有用分辩率或无噪声码分辩率
由于术语的相似性，有用位数和有用分辩率经常被以为是相同的。但状况不是这样。
有用位数(ENOB)是当用一个满度正弦波输入信号鼓励ADC时对其输出的快速傅立叶改换(FFT)剖析所发生的。核算一切噪声和失真项的平方和的平方根(RSS)值，可界说信号对噪声加失真的比率，称作信噪失真比〔S/(N+D)〕或信纳比(SINAD)。一个抱负的N bit ADC的理论SNR由以下公式给出：
经过将公式5中的SNR用核算出的ADC的SINAD替代而且对N进行求解，能够核算出ENOB。
用于核算SINAD和ENOB的噪声和失真不只包含折合到输入端的噪声，而且包含量化噪声和失真项。SINAD和ENOB用于丈量ADC的动态功用，而有用分辩率和无噪声码分辩率用于衡量在直流输入条件下ADC的噪声，在直流输入条件下量化噪声不是一个问题。
运用噪声颤动进步ADC的无杂散动态规模
无杂散动态规模(SFDR)是RMS信号起伏与最大杂散频谱重量RMS值的比率。在高速ADC中，使SFDR到达最大的两个根本约束是前端扩大器和采样坚持电路发生的失真以及由于ADC编码器部分的传递函数的非线性发生的失真。取得高SFDR的关键是将这两个非线性差错减至最小。
尽管从ADC外部没有办法显着削减由其前端引起的固有失真，可是经过恰当地运用颤动(有意施加到模仿输入信号的外部噪声)，可减小ADC的编码器传递函数中的DNL差错。
在某些条件下，可利用颤动来进步ADC的SFDR(见深化阅览材料2～5)。例如，乃至在抱负的ADC傍边，在量化噪声和输入信号之间也存在相关性。这种相关性会下降ADC的SFDR，尤其是当采样频率是输入信号频率的整数倍时。大约1/2 LSB RMS宽带噪声和输入信号相加以便随机化量化噪声而且将这种相关性影响减至最小(见图5a)。可是，在大多数体系中，噪声现已叠加在信号之上(包含ADC 的折合到输入端的噪声)，所以不需要别的的颤动噪声。假如添加宽带RMS噪声超越约一个LSB，那么会按份额削减SNR而且无需其它的改进办法。
别的一种现已开发的噪声颤动办法是运用较很多的颤动噪声以随机化ADC的传递函数。图5b示出一个包含伪随机数发生器驱动一个DAC的颤动噪声源。首先从ADC输入信号中减去这个颤动噪声，然后经过数字化添加到ADC输出端，因而使SNR无显着下降。可是，这种办法有一个固有的缺陷，便是当颤动信号起伏添加时有必要减小ADC输入信号的摆幅以避免过驱动ADC。应当留意的是，尽管这种计划改进了由ADC编码器非线性发生的失真，但它不能显着改进由其前端发生的失真。
图5.运用颤动随机化ADC传递函数
另一种比较简略完成的办法，尤其是在宽带接收器中，是在有用信号带宽之外注入一个窄带颤动信号，如图6所示。一般，由于没有信号重量处于直流邻近的频率规模，所以常常在这个低频区域注入一个颤动信号。注入颤动信号的另一个或许的区域是稍小于fS /2的区域。由于颤动信号相关于有用信号带宽(一般几十万赫兹带宽就足够了)仅占用很小一部分，所以没有显着下降SNR，假如颤动是宽带信号则会显着下降SNR。
图6.注入带外颤动以进步ADC的SFDR
分级式或流水线式ADC，例如AD66452 14bit，105MSPS ADC (见图7)，在ADC规模内特定编码变迁点处具有十分小的DNL差错。AD6645包含一个5 bit ADC(ADC1)，以及随后的5 bit ADC(ADC2)和6 bit ADC(ADC3)。仅在ADC1变迁点处会呈现很大的DNL差错——在ADC2和ADC3变迁点处呈现的DNL差错都很小。与ADC1相关的有25 = 32个变迁点，关于2.2 V满度输入规模，每68.75 mV(29 = 512 LSB)发生一次变迁。
图7. AD6645 14 bit，105 MSPS ADC简化框图
图8示出这些非线性差错扩大的示意图。
图8. AD6645分级变迁点的DNL差错(扩大的示意图)
关于大约为200 MHz的模仿输入，与编码器发生的失真比较，AD6645前端发生的失真重量能够疏忽。也便是说，AD6645传递函数的静态非线性差错是SFDR的首要约束。
咱们的方针是在ADC输入规模内挑选恰当规模的带外颤动以便随机化这些小DNL差错，然后削减均匀的DNL差错。试验上选用的办法是，使P-P颤动噪声掩盖约两个ADC1变迁区域对DNL有最大改进。关于较高起伏的噪声，DNL没有显着的改进。两个ADC1变迁区域掩盖1024 LSB P-P，或大约155 (= 1024/6.6) LSB RMS。
图9中第一张曲线图示出输入信号规模中的一小段内的无颤动DNL差错，包含两个分级点，它们相距68.75 mV(512 LSB)。第二张曲线图示出参加155 LSB RMS颤动(随后经过滤波输出)后的DNL差错。这个颤动起伏恰当于大约–20.6 dBm。应当留意对DNL差错的显着改进。
可用许多办法发生颤动噪声。例如，可运用噪声二极管，可是对一只宽带双极型运算扩大器的输入电压噪声进行简略地扩大可提供一种比较经济的解决计划。这种办法在别处有具体介绍(参看深化阅览材料3，4和5)，这儿不作评论。
图10示出运用带外颤动取得SFDR的显着进步，运用了深度(1，048，576点)FFT剖析，这儿AD6645以80 MSPS采样速率对–35 dBm，30.5 MHz信号进行采样。留意，没有颤动的SFDR大约为92 dBFS，与有颤动时的108 dBFS比较，实质上进步了16 dB!
AD6645是ADI公司于2000年推出的ADC产品，至今依然具有最好的SFDR功用。自从AD6645推出几年来，在制作工艺和电路规划两方面的进步发生出乃至更高功用的ADC，例如，AD94443(14 bit，80 MSPS)，AD94454(14 bit，105 MSPS/125 MSPS)，
图9. AD6645 DNL差错曲线图，无颤动和有颤动两种状况
图10. FFT曲线图示出AD6645的SFDR，无颤动和有颤动两种状况
图11. AD9444， 14 bit， 80 MSPS ADC; fS=80 MSPS， fIN=30.5 MHz，信号起伏=-40 dBFS.
和AD94465(16 bit， 80 MSPS/100 MSPS)。这些ADC具有十分高的SFDR(关于70 MHz满度输入信号，典型值大于90 dBc)和低DNL。在必定输入信号条件下，参加恰当的带外颤动信号还能够进步SFDR。
图11示出了AD9444的FFT曲线图(有颤动和无颤动两种状况)。能够看到，在给定的输入条件下，参加的颤动将SFDR进步了25 dB。上述数据是运用ADI simADC™6程序和AD9444模型取得的。
尽管图10和图11示出的成果恰当显着，但不该以为在一切条件下参加带外噪声颤动总是会进步ADC的SFDR。咱们重申，这种加颤动办法不会改进 ADC前端电路的线性差错。乃至关于一个挨近抱负的前端，颤动的影响也高度依赖于输入信号的起伏和颤动信号自身的起伏。例如，当信号挨近ADC的满度输入规模时，传递函数的INL或许会成为决议SFDR的约束要素，而且加颤动也不会有协助。在任何状况下，用户都应当细心研讨产品技能材料，在有些状况下或许会给出有颤动和无颤动数据，以及关于起伏和带宽的主张。颤动或许成为新的中频(IF)采样ADC的一个内置功用。
定论
在本文的评论中，咱们考虑了对一切ADC都一起的折合到输入端的噪声。在精细、低频丈量运用中，经过选用下降采样速率和额定的硬件办法对ADC输出数据进行数字均匀，能够减小这种噪声的影响。尽管经过这种均匀办法实践上可进步ADC的分辩率，但不会减小INL。仅仅小的折合到输入端的噪声才需要用均匀办法进步分辩率;可是关于大的噪声要求很多采样进行均匀，以便减小噪声。
在一些高速ADC运用中，参加恰当规模的带外噪声颤动能够减小ADC的DNL差错而且进步其SFDR。可是，选用颤动噪声办法对进步SFDR的作用高度依赖于选用ADC的特性。
