在现代电子丈量、通讯体系以及生物医学等范畴，常常触及对宽带模拟信号进行数据收集和存储，以便计算机进一步进行数据处理。为了对高速模拟信号进行不失真收集，依据奈奎斯特定理， 采样频率有必要为信号频率的2 倍以上，但在电阻抗多频及参数成像技能中正交序列数字解调法的抗噪功能对信号每周期的采样点数决议，采样点数越多，抗噪功能越高。当采样信号频率很高时，为了在被采样信号的一周期内多采样，就需要进步采样时钟的频率，可是因为体系的ADC 器材时钟速率并不能到达要求的高频速率或许存储处理速度等不能满意要求因而咱们能够选用低速ADC 器材经过等效时刻采样来对宽带模拟信号进行数据收集然后使体系易于完成。
1 、等效时刻采样原理
等效时刻采样技能是把周期性或准周期性的高频、快速信号改换为低频的慢速信号。在电路上只对取样前的电路具有高频的要求，大大下降采样改换后的信号处理、显现电路对速度的要求，简化了整个体系的规划难度。等效时刻采样分为次序采样（sequential equivalent sampling）、随机采样（random equivalent sampling） 以及结合这两种办法的混合等效采样（compound equivalent sampling）。别离介绍了两种硬件完成的等效时刻采样中的次序采样。
下面我将介绍等效时刻采样中的混合时刻采样，关于周期性信号的等效时刻采样如图1（a）所示。
在榜首周期中的横轴（时刻）的第2 与第6 处的时钟上升沿对模拟信号进行采样，图中的箭头表明采样时刻。在一个周期中能够收集两个点，紧接着在第二个周期横轴的第11与第15 处的时钟上升沿对模拟信号进行采样。为了便利调查在此将榜首至第五周期的波形纵向摆放。能够看到第二周期比榜首周的采样点间隔各自周期起始点的时刻晚了一个时钟周期。第三周期比第二周的采样点间隔第三周期起始点的时刻晚了一个时钟周期。在第四周期进行采样时咱们能够发现第二个采样点现已进入第五周期。假如咱们在第五周期周企图持续用以上办法进行采样即第五周期比第四周的采样点间隔起始点的时刻晚一个时钟周期，那么咱们会发现在第五周期的采样起始点采样到的值重复了榜首周期采样到的数值。所以此刻咱们能够停止采样那么咱们就得到了如图1 中的第6 个波形示意图所表明的在一个周期的正弦波形中采到的8 个数据点。
等效时刻采样中每个周期能够收集多个点时的理论依据，给出了等效时刻采样中每个周期能够收集单个点时的理论依据。
咱们经过将高频时钟进行分频已到达或许挨近满意处理速度时钟要求。在图1（b）中起伏最小的时钟信号为采样时钟。由图1（b）能够很清楚的看到分频后的时钟波形，分频后的时钟波形在时钟的上升沿对信号进行采样，那么就会得到如图1（a）中所表明的等效时刻采样。
图1 等效时刻采样示意图
2 、依据FPGA的等效时刻采样完成
2.1 体系硬件完成框图
体系的整体框图如图2，FPGA 操控的等效采样时钟连接到ADC 器材的时钟部分，ADC 器材在时钟的操控下对宽带模拟信号进行采样，收集到的数据传送到FPGA 中的FIFO，FPGA 再将FPGA 中FIFO 的数据传递到USB 中的FIFO，然后USB 将USB 中FIFO 数据推送到计算机，计算机对接收到的数据进行重构处理。关于信号周期的获取，在电阻抗多频及参数成像技能中收集信号的周期是由发送信号的周期决议， 而关于其他杂乱周期信号的周期取得能够经过所选用的办法取得。
图2 体系计划框图
2.2 等效时刻采样时钟的程序完成
图3 展现了依据FPGA 生成的等效时刻采样模块的输入端口与输出端口。其间CLK 表明高频时钟的输入，RESET表明的是复位输入端，FREN_CON 表明的是分频操控输入用于操控高频时钟的分频数，SANM_CONT 表明的是模拟信号的周期包括多少个高频时钟信号的波形，CLK_ADC_OUT 表明的是输出时钟端口，此端口连接到模数转换器件（ADC）的时钟输入端口。
图3 等效时刻采样模块图
以下是完成等效时刻采样所需时钟的代码：
SIGNAL SAMP_CONTS:STD_LOGIC_VECTOR （11
DOWNTO 0）：=（OTHERS=》‘0’）；
SIGNAL ADC_CLK_BANK:STD_LOGIC_VECTOR （11
DOWNTO 0）：=（OTHERS=》‘0’）；
SIGNAL CLK_CNT ：INTEGER RANGE 0 TO 5000：=0；
SIGNAL CLK_TANK:STD_LOGIC：=‘0’；
SIGNAL EN ：STD_LOGIC：=‘1’；
BEGIN
PROCESS（CLK，RESET）
BEGIN
IF RESET=‘1’ THEN EN‘0’）；
SAMP_CONTS‘0’）；
EN
3、 波形仿真
图4 中的波形仿真是以模拟信号的一周期等于8 个CLK 时钟周期，CLK_ADC_OUT 是对CLK 进行4 分频且分频后的时钟占空比为50%为假定的。1 号箭头指向的时钟上升沿标志着榜首周期完毕，上升沿之后进入第二周期。同理，2号箭头所指时钟的上升沿标志着第二周期的完毕，上升沿之后标志着进入第三周期。
图4 波形仿真
在榜首个周期中从CLK 的榜首个上升沿开端计时一起对CLK 进行分频能够得到CLK_ADC_OUT 时钟信号， 在榜首周期中在CLK 的第二个上升沿CLK_ADC_OUT 电平翻转（存在延时）， 在第二周期中在第三个上升沿CLK_ADC_OUT电平翻转， 在第三个周期中在CLK 的第四个上升沿CLK_ADC_OUT 电平翻转。能够看出波形仿真图是对图1（a）、（b）两图表达时钟的完成。在这里应该注意到，在榜首周期中尽管也有8 个CLK 的上升沿，可是并没有表明出如1 号箭头所指CLK 时钟上升沿之后与第二周期榜首个CLK 时钟上升沿之间的波形。
4、 定论
本文介绍了等效时刻采样的基本原理、体系完成的详细计划。等效时刻采样技能完成了使用低速的ADC 器材对宽带模拟信号的收集， 下降了体系对ADC 器材的要求以及体系完成的杂乱度。本文介绍的等效时刻采样技能因为使用了FPGA 采样技能， 使得在被采样信号的一个周期中相较于一个周期仅能收集一个点的次序等效时刻采样有很大的进步，而且能够操控被收集信号一个周期中的收集点数然后能够依据后续器材处理速度完成变频操控采样。经过FPGA 完成等效采样时刻，下降了体系完成的杂乱度，一起能够非常便利的对代码进行修改使体系的调试愈加简洁。
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