导读：在数字体系中运用最多的时序电路是计数器。计数器不只能用于对时钟脉冲进行计数还能够用于分频、守时，发生节拍脉冲和脉冲序列以及进行数字运算等。下面就让小编为咱们介绍一下计数器原理。
1.计数器原理—简介
计数器是一种能够记载脉冲数意图设备，是数字电路中最常用的逻辑部件。计数器在数字体系中主要是对脉冲的个数进行计数，以完成丈量、计数和操控的功用，一起兼有分频功用。计数器由根本的计数单元和一些操控门所组成，计数单元则由一系列具有存储信息功用的各类触发器构成。计数器在数字体系中使用广泛，如在电子计算机的操控器中对指令地址进行计数。
计数器按进位制不同，分为二进制计数器和十进制计数器;按运算功用不同，分为加法计数器、减法计数器和可逆计数器。下面咱们以T触发器构成二进制加法、减法计数器为例介绍计数器的原理。
2.计数器原理—加法计数器
用T触发器构成二进制加法计数器，如下图所示。
3位二进制加法器
如上图所示，是由3个下降沿触发的T触发器组成的3位二进制异步加法器，图中各个触发器的J、K输入端的输入信号均为1，主要由脉冲信号操控其输出信号，计数器从Q2 Q1 Q0 =000状况开端计数。
Q0、Q1、Q2的作业波形，如下图所示，即在计数输入脉冲CP的下降的触发下，触发器FF0的输出Q0要翻转。0变为1或1变为0。因为CP1取自Q0，所以在Q0的下降沿触发下，FF1的输出Q1要翻转。同理，因为CP2=Q1，所以在Q1的下降沿触发下，FF2的输出Q2要翻转。
若用上升沿触发的T′触发器相同能够组成异步二进制加法计数器，但每一级触发器的进位脉冲应改为Q¯端输出。原因很简单，当低位触发器输出端Q端由1变为0时，Q¯端的上升沿正好能够作为高位的触发脉冲。
3.计数器原理—减法计数器
假如将T′触发器之间按二进制减法规矩衔接，就能够得到二进制减法计数器。依据二进制减法计数规矩。若低位触发器现已为0，则再输入一个减法计数脉冲后应翻转为1，一起向高位宣布借位信号，使高位翻转。
3位二进制减法器
上图便是按上述规矩接成的3位二进制减法计数器。图中选用上升动作的D触发器接成的T′触发器，其间一切D触发器的D= Q¯即成为T′触发器。它的时序图如下图所示。
计数器原理介绍完了，下面为咱们引荐几篇计数器的
