1.导言
跟着雷达运用需求的进步和数字信号处理技能的迅速发展，对雷达接纳体系的规划也越来越期望契合软件无线电的规划思维，行将ADC尽可能接近天线，将接纳到的模拟信号尽早数字化。
数字化的中频信号一般依据FPGA完结数字下变频取得基带I/Q信号，但跟着信号载频和带宽的不断进步，也需求愈加高速的ADC完结信号采样，所以对数字下变频的处理要求也越来越高。在超宽带雷达接纳体系中，高速的数据率使得依据FPGA的宽带数字下变频算法已不再合适选用传统的串行结构完结，本文介绍了一种依据并行多相滤波结构的超宽带数字下变频规划办法，其并行的流水处理方法使得高速数据无需缓存，处理带宽也相应大大进步。
2.规划原理
依据带通采样定理，在数字中频接纳体系中采样率s f 与信号中频c f 。满意（其间M为正整数）时，数字混频算法最为简略，尤其是在采样率较高的超宽带数字接纳体系中，满意此条件能够简化规划、便于工程完结。
在本文的超宽带数字接纳体系中，采样率和接纳带宽都较大，低通滤波器规划选用多相结构。设低通滤波器的冲激响应为h（n），其Z改换为：
这样即完结滤波器系数的多相分化，在工程完结时在工程完结时，能够依据需求选用先抽取再滤波的方法下降对硬件处理速度的要求，并进步实时处理才能。
数字下变频仿真和规划首要依据FPGA体系级规划东西System Generator（SysGen）完结，它能够完结从算法模型向FPGA硬件的直接搬迁。工程完结首要包括数字混频、并行多相滤波和数据抽取三部分，其间数字混频进程一同完结了2倍抽取，并行多相滤波后得到大带宽信号的基带I/Q数据，再对此基带信号进行2倍或多倍抽取即可完结对较小带宽的抽取。以并行八相滤波分化结构为例，数字下变频算法结构如图1所示。
3.算法完结
本文的超宽带数字接纳体系中，要求信号中频为400MHz，采样率为1600MHz，输入信号带宽包括600MHz和350MHz两种。依据后续处理体系需求，数字下变频后对基带信号别离进行2倍和4倍抽取，抽取后的数据率别离为800MHz和400MHz.
高速ADC挑选TI公司的ADC083000，其采样率和全功率带宽均到达3GHz;FPGA挑选Xilinx公司Virtex-6系列的XC6VSX315T，其具有较多的DSP48E资源，十分合适用于数字下变频算法中占用资源较多的数字滤波器规划。
3.1 高速数字信号预处理
ADC采样后的高速数字中频信号是经过4路速率为400MHz的并行总线输入至FPGA的，如此高速的信号明显不易在FPGA中直接进行数字下变频处理。为了习惯FPGA进行数字下变频时的处理速度，保证其在常温文高低温下均安稳作业，首要需求对高速数字信号进行降速预处理。Virtex-6系列FPGA具有专用的双倍数据速率寄存器IDDR能够完结数据率下降一倍，其下降沿数据由输入时钟的回转进行操控，算法完结如图2所示。
经降速处理后，输入至FPGA的4路并行、速率为400MHz的高速信号就变成8路并行、速率为200MHz的较低速信号，这样的数据率十分合适FPGA处理。
3.2 数字混频
因为信号中频400MHz与采样率1600MHz契合fc/fs=1/4的对应联系，数字本振就只有1、-1和0这样的简略序列，所以数字混频进程也就变成了加减运算。假定降速预处理后的8路并行信号为（x1，x2，x3，x4，x5，x6，x7，x8），则混频后I路并行信号为（x1，0，-x3，0，x5，0，-x7，0），Q路并行信号为（0，x2，0，-x4，0，x6，0，-x8，）。
本文中输入信号最大带宽为600MHz，因而数字下变频后抽取倍数最小应为2，而数字混频后I/Q各产生了4路并行为0的数据，这样混频进程中刚好能够完结2倍抽取，所以抽取后I路的4个并行支路信号为（x1，-x3，x5，-x7），Q路的4个并行支路信号为（x2，-x4，x6，-x8）。实践工程完结时，数字混频进程只需将输入的8路并行AD信号分红两组即可，加减运算与后边的并行多相滤波一同处理。
3.3 并行多相滤波
输入信号包括600MHz和350MHz两种带宽，为满意滤波器系数多相分化及重加载的需求，FIR低通滤波器共同规划为63阶、64个系数，频响特性如图3所示。
并行多相滤波算法最重要的环节便是系数分化，系数分化先进行二相分化，再各自进行四相分化，并取得8个支路I/Q信号的系数。
数字混频及2倍抽取后，I路信号仅保留了奇数支路，Q路信号则仅保留了偶数支路，而且滤波算法实践上是乘累加的线性卷积进程，这样I路低通滤波就仅运用FIR滤波器系数的偶数部分，一同Q路低通滤波就仅运用FIR滤波器系数的奇数部分，因而能够将滤波器系数首要进行二相分化。为满意系数重加载规划需求，并行多相分化后每个支路的系数长度应该共同，这样FIR低通滤波器系数的个数应为偶数N.假定滤波器系数为1 2 3 （ ， ， ，…， ） N h h h h ，二相分化后I路和Q路系数别离为2 4 （ ， ，…， ） N h h h 和1 3 1 （ ， ，…， ） N h h h 。
因为数字混频后I和Q别离含4个支路，为完结滤波算法的并行处理，需求对各自的滤波器系数进一步做四相分化，以得到各支路系数。这样实践上对系数完结了八相分化，因而滤波器系数的个数N应该为8的倍数。系数八相分化后，4个I支路的滤波器系数别离为2 8m h + 、4 8m h + 、6 8m h + 和8 8m h + ，4个Q支路的滤波器系数别离为1 8m h + 、3 8m h + 、5 8m h + 和7 8m h + ，其间m = 0，1，…， N / 8 ？1.
系数分化完结后，依据各支路多相滤波结构，在SysGen中选用FIR Compiler IP核完结算法规划。考虑到FPGA中除了完结超宽带数字下变频算法外，还包括接口与通讯、高速数据打包传输等功能，节约数字下变频算法在FPGA中的资源占用，两种信号带宽的滤波器选用系数重加载方法完结，其加载时序如图4所示。
以I路的一个支路为例，SysGen中完结多相滤波的算法结构如图5所示，4路滤波输出求和进程一同完结了数字混频算法的加减运算。其他I支路以及Q路各支路滤波规划与此相似，仅延时有所不同，此处不再赘述。
经多相滤波处理后，I/Q别离得到并行4路、速率为200MHz的基带信号，将各自支路信号按次序组合，即取得等效速率为800MHz的I/Q数据，也就完结了对600MHz带宽信号的数字下变频规划。
3.4 数据抽取
因为数字混频和多相滤波后的信号已完结了2倍抽取，要完结4倍抽取只需在此根底上再进行2倍抽取即可。考虑到后续数据处理的共同性，4倍抽取后的I/Q信号仍需求包括4个支路，选取各自多相滤波后的第1、3支路别离进行2倍抽取，SysGen算法完结如图6示。抽取后得到并行4路、速率为100MHz的基带I/Q信号，将各自支路信号按次序组合即完结对350MHz带宽信号的数字下变频。
4.仿真运用
以350MHz带宽的线性调频信号为例，数字中频信号和数字下变频仿真成果如图7示。从图中看出，以并行多相滤波结构为根底的算法完结了数字中频信号的基带改换，且数字下变频后信号带内平整度较好，满意工程运用需求。
限于本文中的采样率和并行处理结构，FPGA的运转时钟仅为200MHz，这对高性能的FPGA来说并不算困难。而关于更高速率的中频采样体系，只需FPGA的处理速度能够承受，那么依然能够选用本文的算法结构完结。
5.定论
本文依据FPGA、以并行多相滤波结构为根底、在SysGen开发环境完结了超宽带中频信号的数字下变频算法，并经过仿真试验验证了可行性。规划参数中信号中频和采样率满意了带通采样定理约好的联系，这在必定程度上简化了数字混频规划；假如采样率和信号中频没有约好联系，那么能够在此规划根底上持续选用二次变频即可。
