做主板现已两年多了，做过龙芯2F内存条和板载内存颗粒的规划，做过凌动N450内存条和板载内存颗粒的规划。想写点东西总结一下，发现网上现已有许多这类的文章了，现在再写一点就当作是参阅弥补吧。以下内容主要是针对DDR2 667内存的规划。
信号分组：
DDR2的布线中习气把信号分红若干组来进行规划，分红同组的信号具有相关或许相似的信号特性。
时钟组：
差分时钟信号，每一对信号都是同频同相的。ckp0和ckn0为一对。
数据组：
对主板64位DDR2内存来说数据每8位(也便是一个byte)为一组能够分为八组，数据dq[0:7]、数据掩码dqm0、数据选通差分信号dqsp0和dqsn0为一组，以此类推。同个数据组的信号应该在同一个信号层上走线，换层也应该一同换，为了方便在同一个信号层走线能够将数据位交换。比方dq2信号在走线的时分发现假如依照原理图来走线会跟dq4交织，这样就不得不换层走线，咱们通过交换数据位就能够使信号走同层，对内存来说每一位存进什么内容读出也是什么内容，交换不会受影响，可是交换的条件有必要是在同一组内8个bit之间。
地址/指令组：
MA[0:14]、BA0、BA1、BA2、RAS、CAS、WE
操控组：
时钟使能CKE、片选CS、终端电阻选通ODT为一组，对内存条来说DIMM0用到了CKE0、CKE1、CS0、CS1、ODT0、ODT1。做板载内存规划的时分，能够只用CKE0、CS0、ODT0，操控4片16位的内存芯片。
PCB叠层：
对六层板来说一般的叠层都是top、GND、singnal2、singnal3、POWER、bottom，信号一般情况下以GND为参阅平面比较好。走线的阻抗由走线宽度、走线的铜箔厚度、走线到参阅平面的间隔、参阅平面的铜箔厚度和板介质材料决议，PCB规划的时分应该恪守CPU厂家阻抗规划要求来设置叠层。一般PCB规划软件也能核算阻抗，找PCB生产厂家了解了板材介质厚度的材料后能够自行规划叠层、线宽。地址/指令信号、操控信号能够以1.8V内存作业电压为参阅平面。
长度操控：
对DDR2这种高频的信号来说走线长度应该核算到CPU中心，这就引入了一个叫封装长度的概念。硅晶元通过物理化学的办法刻蚀而成CPU中心，再将CPU中心封装到一块小的PCB基板上就成了咱们常见的CPU。那块小的PCB上管脚到CPU中心的走线长度被称为封装长度。
到同一队伍(rank)内存的时钟长度应该操控在正负5mil以内。
同一个数据组内一切走线长度操控在数据选通信号DQS的正负20mil范围内为宜，不同数据组之间长度能够不同，可是应该操控在时钟信号的正负500mil以内。
地址/指令组信号长度操控不是特别严厉，INTEL凌动N450要求操控在时钟信号负500mil到正1000mil以内。也便是说最长和最短的信号能够相差1500mil，可是布线的时分仍是尽量把信号长度差缩小比较好。布线的时分这组信号长度彻底持平也没有问题，可是这样占用的PCB空间也大，花费的时刻也多。假如地址/指令信号长度超出时钟信号几千mil，那就需要在BIOS固件中好好调理了。操控在CPU要求的范围内，需要做板载内存的时分只需要装备好内存SPD就能够了。
操控组信号长度操控要求和地址/指令组信号的要求相似，规划的时分应该依照CPU厂家的要求来做，INTEL凌动N450要求操控在时钟信号0mil到正1000mil以内。
走线间隔：
一般来说走线都应该依照3W准则来走线，也便是同一个平面上线与线的间隔为3倍线的宽度。可是这个不是有必要的，intel要求的就比较小。一般走线弯曲线的间隔能够为16到20mil，对时钟信号能够加大到30mil。不同组信号之间的间隔应该恰当拉大，能够为20mil以上，地址/指令组和操控组信号的间隔能够比较小8mil以下都能够。BGA扇出的当地间隔能够小，出线后应该以CPU规划要求来走线。
其它：
VREF走线能够用一根20mil的线，每接到一个器材应该加一个0.1uf的电容。
VTT走线应该在135mil以上，每四个电阻接一个0.1uf电容，两端接10uf大电容。
点对多点的信号，如地址/指令信号、操控信号、时钟信号应该依照“T”形走线，也便是芯片中心走上再分支，长度应该满意CPU规划要求。附拓扑图：
图 CPU规划拓扑图
