DDR3 SDRAM内存的总线速率到达600 Mbps to 1.6 Gbps (300 to 800 MHz)，1.5V的低功耗作业电压，选用90nm制程到达2Gbits的高密度。这个架构毫无疑问更快、更大，每比特的功耗也更低，可是怎么完成FPGA和DDR3 SDRAM DIMM条的接口规划呢?
关键字：均衡(leveling)
假如FPGA I/O结构中没有包含均衡功用，那么它与DDR3的衔接将会很杂乱，需求有许多外围器材包含延迟线及相关操控。
均衡的界说和重要性
为了进步高速电路的信号完好性，JEDEC经过时钟和指令/地址线界说了fly-by端接计划，它经过在时钟和数据间人为的参加走线摆率(flight-time skew)来下降一起切换噪声(SSN)。
走线摆率可以到达0.8tCK，这个宽度导致无法确认在哪两个时钟周期获取数据，因而，JEDEC为DDR3界说了校准功用，它可以使操控器经过调整每byte的时序来补偿走线摆率。
现在的FPGA在衔接双倍速SDRAM内存时都有许多功用，可是怎么与最新的DDR3衔接还需求一个新的调整计划。
FPGA I/O结构
高性能的Altera Stratix III 系列FPGA的I/O速率最高可以到达400MHz(800Mbps)。
读均衡
读操作时内存操控器有必要补偿fly-by内存拓扑所引起的延时，此刻不仅仅要考虑数据通路上的I/O延时，还需求1T(用来保存一个完好双数据周期数据的寄存器)和负沿寄存器来对准和调整一切的数据。每一个DQS需求独立去调整resync时钟的相移。
开始，每一个独立的DQS看上去相移90°并捕获到相应的DQ数据;接下来，一个自由振荡resync时钟将数据将数据从捕获区转移到均衡电路，此刻每一个DQS组有独立的Resynd时钟。
然后，DQ数据进入1T寄存器。此刻1T寄存器就可以对特定DQS组的DQ数据依照需求进行延时处理，关于给定通道是否进行处理可以由PHY IP核中的均衡计划主动确认。
最终，一切DQS组进入负沿寄存器。相同的，由主动均衡计划可确认有哪些寄存器参加作业。至此，可以把上下两个通道的数据同步在同一个resync时钟上，完成了一个源同步的接口，FPGA可以得到一个彻底对齐或均衡的单速率数据。
写均衡
写均衡和读进程方向相反，进程相似。DQS组为了一致时钟在不同时刻发动作业，它们有必要满意tDQSS参数±0.25 tCK。操控器经过树立反应回路来调整DQS-to-CK的联系，数据捕获点为了最佳树立和坚持时刻就在写周期的中心方位。
FPGA I/O的其它立异点
高端FPGA在I/O特性上还有许多立异点可以用来简化和增强内存接口规划，比方动态片内端接(OCT)，可变I/O延时以及半数据率功用。
FPFA 晶圆和封装的规划有必要考虑到在高速内存接口规划时所需的信号完好性。别的，FPGA除了具有可编程的驱动才能来匹配不同的规范外，还应该可以供给动态的OCT和可变摆率，以此来办理信号的上升和下降时刻。
定论
DDR3在未来行将逾越DDR2的运用，高端FPGA供给的低成本、高效能、高密度和杰出的信号完好性计划有必要满意JEDEC读写均衡要求。
