ADC0804引脚图如下：
引脚功能及使用特性如下：
CS 、RD 、WR （引脚1、2、3）：是数字操控输入端，满意规范TTL 逻辑电
平。其间CS 和WR 用来操控A/D 转化的发动信号。CS 、RD 用来读A/D 转化的结
果，当它们一起为低电平时，输出数据锁存器DB0~DB7 各端上呈现8 位并行二进制数
码。
CLKI（引脚4）和CLKR（引脚19）：ADC0801~0805 片内有时钟电路，只需在外
部“CLKI”和“CLKR”两头外接一对电阻电容即可发生A/D 转化所要求的时钟，其
振动频率为fCLK≈1/1.1RC。其典型使用参数为：R=10KΩ，C=150PF，fCLK≈640KHZ，
转化速度为100μｓ。若选用外部时钟，则外部fCLK 可从CLKI 端送入，此刻不接R、C。
答应的时钟频率规模为100KHZ～1460KHZ。
INTR （引脚5）： INTR 是转化完毕信号输出端，输出跳转为低电平表明本次
转化现已完结，可作为微处理器的中止或查询信号。假如将CS 和WR 端与INTR 端
相连，则ADC0804 就处于主动循环转化状况。
CS ＝0 时，答应进行A/D 转化。WR 由低跳高时A/D 转化开端，8 位逐次比较
需8×8=64 个时钟周期，再加上操控逻辑操作，一次转化需求66～73 个时钟周期。
在典型使用fCLK＝640KHZ 时，转化时刻约为103μｓ～114μｓ。当fCLK 超越640KHZ，转
换精度下降，超越极限值1460KHZ 时便不能正常作业。
VＩＮ
（＋）（引脚）和VＩＮ
（－）（引脚7）：被转化的电压信号从VＩＮ
（＋）和VＩＮ
（－）输
入，答应此信号是差动的或不共地的电压信号。假如输入电压VＩＮ的改动规模从0V
到Vmax，则芯片的VＩＮ
（－）端接地，输入电压加到VＩＮ
（＋）引脚。因为该芯片答应差动
输入，在共模输入电压答应的情况下，输入电压规模能够从非零伏开端，即Vmin 至
Vmas。此刻芯片的VＩＮ
（－）端应该接入等于Vmin 的恒值电码坟上，而输入电压VＩＮ依然
加到VＩＮ
（＋）引脚上。
AGND（引脚8）和DGND（引脚10）：A/D 转化器一般都有这两个引脚。模仿地
AGND 和数字地DGND 别离设置引进端，使数字电路的地电流不影响模仿信号回路，
以避免寄生耦合形成的搅扰。
VＲＥＦ／2（引脚9）：参阅电压VＲＥＦ/2 能够由外部电路供应，从“VＲＥＦ/2”端直接送
入，VＲＥＦ/2 端电压值应是输入电压规模的二分之一。所以输入电压的规模能够经过
调整VＲＥＦ/2 引脚处的电压加以改动，转化器的零点无需调整。
ADC0804 转化器的作业时序如图4-8 所示。
AD转化器的规划接口电路图:
图中，ADC0804 数据输出线与AT89C51 的数据总线直接相连，AT89C51 的RD 、
WR 和INT1直接连到ADC0804，因为用P1.0 线来发生片选信号，故无需外加
地址译码器。当AT89C51 向ADC0804 发WR (发动转化)、RD (读取成果)信号时，
只需虚拟一个体系不占用的数据存储器地址即可。
