本白皮书介绍FPGA 中的压稳态，为什么会呈现这一现象，它是怎样导致规划失利的。介绍怎样核算压稳态MTBF，要点是对成果形成影响的各种器材和规划参数。
导言
当信号在不相关或许异步时钟域之间传送时，会呈现压稳态，它是导致包含FPGA 在内的数字器材体系失利的一种现象。本白皮书介绍FPGA 中的压稳态，解说为什么会呈现这一现象，评论它是怎样导致规划失利的。
经过核算压稳态导致的均匀毛病距离时刻(MTBF)，规划人员知道是否应采纳办法来下降这类失利的概率。
本白皮书解说怎样运用各种规划和器材参数来核算MTBF， FPGA 供货商和规划人员怎样进步MTBF。能够经过规划办法和优化办法来下降呈现压稳态失利的概率，然后进步体系牢靠性。
什么是压稳态?
FPGA 等数字器材中的一切寄存器都有确认的信号时序要求，使每一个寄存器能够正确的收集输入数据，发生输出信号。为保证能够牢靠的作业，寄存器输入有必要在时钟沿之前安稳一段时刻( 寄存器树立时刻，即tSU)，在时钟沿之后也要坚持安稳一段时刻( 寄存器坚持时刻，即tH)。必定的时钟至输出延时 (tCO) 之后，寄存器输出有用。假如信号转化不能满意寄存器的tSU 或许tH 要求，寄存器输出就有或许进入压稳态。在压稳态中，寄存器输出在高电平和低电平状况之间徜徉一段时刻，这意味着，输出延时超出设定的tCO 之后才干转化到确认的高电平或许低电平状况。
在同步体系中，输入信号有必要满意寄存器时序要求，因而，不会呈现压稳态。信号在不相关或许异步时钟域电路之间传输时，一般会呈现压稳态问题。在这种情况下，因为信号或许在相对于意图时钟的恣意时刻抵达，因而，规划人员不能保证信号能够满意tSU 和tH 要求。可是，并不是一切不能满意寄存器tSU 或许tH的信号转化都导致压稳态输出。寄存器是否会进入压稳态以及回来安稳状况所需求的时刻与器材制作工艺以及实践作业条件有关。在大部分情况下，寄存器会很快回来安稳状况。
能够把寄存器在时钟边缘采样数据信号形象的看成是球从山上滚落下来，如图1 所示。山的两头代表安稳状况——信号转化之后，信号的老数据和新数据，山顶代表压稳态。假如球从山顶滚落，它会处于不确认状况，实践中，它稍倾向一侧，然后，落到山下。从山顶开端，越到山脚，球抵达底部安稳状况的速度越快。
图 1. 运用球从山上落下描绘压稳态
假如数据信号在时钟沿之后以最小的 tH 转化，这就相似球从山的“老数据值”一侧落下，输出信号坚持在该时钟转化的开始值不变。当寄存器数据输入在时钟沿之前以最小 tSU 转化，坚持时刻大于最小 tH，这就相似球从山的“新数据值”一侧落下，输出信号很快抵达安稳的新状况，满意确认的tCO 时刻要求。可是，当寄存器数据输入不能满意tSU 或许 tH, 时，这就相似于球从山顶落下。假如球落在山顶邻近，那么，它会花很长时刻才干落到山脚，添加了时钟转化到安稳输出的延时，超出了要求的tCO。
图2 描绘了压稳态信号。时钟信号转化时，输入信号从低电平状况转化到高电平状况，不能满意寄存器的tSU 要求。数据输出信号从低电平状况开端，进入压稳态，在高电平和低电平状况之间徜徉。信号输出A 转化到输入数据的新逻辑1 状况，输出B 回来到数据输入开始的逻辑0 状况。在这两种情况下，输出转化到确认的1 或许0 状况的时刻被延迟了，超出了寄存器要求的tCO。
图 2. 压稳态输出信号实例
压稳态什么时候会导致规划失利?
假如数据输出信号在寄存器下次收集数据之前，转化到有用状况，那么，压稳态信号不会对体系作业有晦气影响。可是，假如压稳态信号不能在它抵达下一规划寄存器之前转化到低电平或许高电平状况，那就会导致体系失利。持续山和球的形象解说，当球抵达山脚( 安稳逻辑状况0 或许1) 的时刻超出分配的时刻后，即，寄存器tCO 加上寄存器通路一切时序余量的时刻，就会呈现失利。当压稳态信号没有在分配的时刻内安稳下来时，假如意图逻辑观察到不一致的逻辑状况，即，不同的意图寄存器收集到不同的压稳态信号值，呈现逻辑失利。
同步寄存器
当信号在不相关或许异步时钟域电路之间传送时，在运用该信号之前，需求将信号同步到新的时钟域。新钟域中第一个寄存器起到了同步寄存器的效果。
为消除异步信号传送时压稳态导致的失利，电路规划人员通常在意图时钟域中运用多个串联寄存器( 同步寄存器链或许同步器)，将信号从头同步到新时钟域上。选用这些寄存器，在规划中的其他部分运用压稳态信号之前，该信号能够有更多的时刻转化到确认状况。同步寄存器至寄存器通路上的时序余量是压稳态信号安稳所需求的时刻，被称为压稳态安稳时刻。
同步寄存器链或许同步器是满意以下要求的寄存器序列：
■ 链上的寄存器都由相同的或许相位相关的时钟进行同步
■ 链上的第一个寄存器由不相关的时钟域进行驱动，即异步驱动。
■ 每个寄存器只扇出衔接一个寄存器，链上的最终一个寄存器在外。
同步寄存器链的长度是满意以上要求的同步时钟域中的寄存器数量。图3 是长度为2 的同步链的比如，假定输出信号被送入多个意图寄存器。
图 3. 同步寄存器链实例
留意，异步输入信号，或许在不相关时钟域之间传输的信号，会在相对于收集寄存器时钟沿的恣意点进行转化。因而，规划人员无法猜测数据转化前的信号转化次序或许意图时钟边缘数量。例如，假如在时钟域之间传送异步总线信号，并进行同步，数据信号会在不同的时钟沿进行转化。成果，会接纳到不正确的总线数据。
规划人员有必要习惯这种电路作业方式，例如，双时钟 FIFO (DCFIFO) 逻辑存储信号或许握手逻辑等。FIFO逻辑运用同步器在两个时钟域之间传送操控信号，然后，数据被写入双端口存储器，或许读出。Altera 为这一操作供给DCFIFO 宏功用，它包含各种等级的延时，为操控信号供给亚稳态维护。假如异步信号被用作两个时钟域之间的部分握手逻辑，操控信号会指出数据什么时候才干在时钟域之间进行传输。在这种情况下，选用同步寄存器以保证亚稳态不会影响操控信号的接纳，在任何亚稳态条件下，数据都有满足的树立时刻，在运用数据之前抵达安稳。在规划比较好的体系中，每一信号在被运用之前都能抵达安稳状况，规划能够正常作业。
核算亚稳态MTBF
亚稳态均匀毛病距离时刻MTBF 大致估算了亚稳态导致呈现两次规划失利之间的均匀时刻。较大的MTBF( 例如亚稳态失利距离数百乃至数千年) 标明十分牢靠的规划。所需求的MTBF 取决于体系运用。例如，急救医疗设备需求的MTBF 要比消费类视频显现设备长得多。增大亚稳态MTBF 能够减小信号传输导致设备呈现亚稳态问题的概率。
能够运用规划信息以及器材特征参数来核算规划中某些信号传输或许一切信息传输的亚稳态MTBF。选用下面的公式和参数来核算同步器链的MTBF：
C1 和C2 常数取决于器材工艺和作业条件。
在fCLK 和fDATA 参数取决于规划规范： fCLK 是接纳异步信号时钟域的时钟频率， fDATA 是异步输入数据信号的触发频率。较快的时钟频率以及触发数据能够下降( 或许劣化) MTBF。
tMET 参数是亚稳态信号抵达切当状况的亚稳态树立时刻，即，超出寄存器tCO 的时序余量。同步链的 tMET 是链上每一寄存器输出时序余量之和。
规划中每一同步器链的MTBF 确认了总的规划MTBF。同步器的失功率是1/MTBF，将每一同步器链的失利概率相加得到整个规划的失利概率，如下所示：
规划亚稳态MTBF 为1/failure_ratedesign。
规划人员运用Altera® FPGA 时，不需求手动完结这些核算，这是因为Altera Quartus® II 软件将亚稳态参数集成到了东西中。
确认亚稳态常数
FPGA供货商能够经过FPGA的亚稳态特性来确认MTBF方程中的常数。确认特性的难点在于典型FPGA规划的MTBF 一般在几年以上，因而，运用实在规划，在实践作业条件下丈量亚稳态事情之间的时刻距离是不可行的。为确认器材亚稳态常数， Altera 运用了测验电路，规划的这一电路具有较短的可丈量MTBF，如图4 所示。
图 4. 亚稳态特性参数测验电路结构
在这一规划中， clka 和clkb 是两路不相关的时钟信号。同步器输入数据在每一时钟周期进行触发( 较大的fDATA)。同步器长度为1，这是因为一个同步寄存器衔接了两个意图寄存器。意图寄存器在一个时钟周期后以及一个半时钟周期后收集同步器输出。假如信号鄙人一时钟沿抵达之前进入亚稳态，电路探测到采样信号呈现了不同，输出一个过错信号。这一电路能够探测到半时钟周期内呈现的大部分亚稳态事情。
在器材中许多当地仿制了这一电路，以减小本地差异的影响，对每一例化模块进行接连测验，以消除耦合噪声。Altera 对每一测验结构丈量一分钟，记载过错数。以不同的时钟频率进行测验，在对数坐标上画出MTBF 与tMET 的联系。常数C2 对应于实验成果趋势线的斜率，以常数C1 线性标出曲线。
进步亚稳态MTBF
因为MTBF 方程中的指数因子， tMET/C2 项对MTBF 核算的影响最大。因而，能够经过优化器材常数C2，改善体系结构来进步亚稳态功用，或许优化规划，增大同步寄存器的tMET。
改善FPGA 体系结构MTBF 方程中的亚稳态时刻常数C2 取决于器材制作工艺技能相关的各种因素，包含晶体管速率和供电电压等。选用较快的工艺技能和速度更快的晶体管，亚稳态信号能够很快抵达安稳。FPGA 从180-nm 工艺尺度发展到90 nm，晶体管在进步速度的一起也增大了亚稳态MTBF。因而，亚稳态并不是FPGA 规划人员首要考虑的问题。
可是，跟着工艺尺度的减小，供电电压随之下降，电路阈值电压并没有成份额下降。当寄存器进入亚稳态时，其电压大约是供电电压的一半。供电电压下降后，亚稳态电压电平挨近电路中的阈值电压。当这些电压比较挨近时，电路增益下降了，寄存器需求较长的时刻才干脱离亚稳态。FPGA 进入65-nm 以及更小的工艺尺度之后，供电电压降到0.9V 以下，相对于晶体管速度的进步，应要点考虑阈值电压的影响。因而，除非供货商规划FPGA 电路来进步亚稳态牢靠性，不然，亚稳态MTBF 会越来越差。
altera 运用FPGA 体系结构亚稳态剖析功用来优化电路，进步亚稳态MTBF。Altera 40-nm Stratix® IV FPGA体系结构以及新器材在规划上进行改善，下降了MTBF 常数C2 ，然后进步了亚稳态的牢靠性。
规划优化
MTBF 方程中的指数因子意味着增大规划相关tMET 值能够指数增大同步器MTBF。例如，假如某一器材的常数C2，设置作业条件为50 ps，那么， tMET 只需求增大200 ps，就能够完成指数200/50，进步MTBF e4 倍，即50 多倍，而增大400 ps，进步MTBF e8 倍，即3000 倍。
另一方面，最差MTBF 链对规划MTBF 的影响最大。例如，考虑具有10 个同步链的两个不同规划。一个规划的10 个链有相同的10,000 年MTBF，另一规划的9 个链有一百万年的MTBF，可是一个链的MTBF为100 年。规划失利概率是每一链的失利概率之和，失利概率为1/MTBF。第一个规划的亚稳态失利概率为10 个链× 1/10,000 年 = 0.001，因而，规划MTBF是1000 年。第二个规划的失利概率为9 个链 × 1/1,000,000 +1/100 = 0.01009，规划MTBF 为99 年，略小于最差链的MTBF。
换言之，规划较差的同步链决议了规划的亚稳态总MTBF。因为这一效应，对一切异步信号和时钟域传输进行亚稳态剖析十分重要。规划人员或许东西供货商进步最差MTBF 同步链的tMET ，会对规划MTBF 有很大的影响。
为进步亚稳态MTBF，规划人员能够在同步寄存器链上添加额定的寄存器级，以进步tMET 。添加的每一寄存器至寄存器衔接时序余量被加到tMET 值中。规划人员一般运用两个寄存器来同步信号，而Altera 主张运用三个寄存器作为规范，以完成更好的亚稳态维护。可是，添加一个寄存器会在同步逻辑中参加额定的延时级，因而，规划人员有必要归纳考虑这是否可行。
假如规划运用Altera FIFO 宏功用，跨时钟域运用独自的读写时钟，那么，规划人员能够增强亚稳态维护(和延时)，完成更好的MTBF。Altera Quartus II MegaWizard™ 插件管理器供给增强亚稳态维护选项，包含三个乃至更多的同步级 。
Quartus II 软件还供给业界最好的亚稳态剖析和优化功用，以增大同步寄存器链的tMET。确认同步器后，软件将同步寄存器接近放置，以添加同步链的输出时序余量，然后陈述亚稳态MTBF。
定论
信号在不相关或许异步时钟域电路之间传输时，会呈现压稳态问题。亚稳态失利均匀时刻距离与器材工艺技能、规划规范和同步逻辑的时序余量有关。FPGA 规划人员能够经过增大tMET ，选用添加同步寄存器时序余量等规划办法来进步体系牢靠性，增大亚稳态MTBF。Altera 确认了其 FPGA 的MTBF 参数，改善器材技能，然后增大了亚稳态MTBF。运用Altera FPGA 的规划人员能够运用Quartus II 软件功用来陈述规划的亚稳态MTBF，优化规划布局以增大MTBF。
称谢
■ Jennifer Stephenson，运用工程师，软件运用工程技能组成员， Altera 公司。
■ Doris Chen，软件和体系工程高档软件工程师， Altera 公司。
■ Ryan Fung，软件和体系工程技能组资深成员， Altera 公司。
■ Jeffrey Chromczak，软件和体系工程资深软件工程师， Altera 公司。
（发布者：chiying）
