导言
尽管核算机通讯的办法和手法多种多样，但都有必要依托数据通讯技能。数据通讯便是将数据信号加到数据传输信道进步行传输，并在接纳点将原始发送的数据正确地康复过来。因为核算机发生的一般都是数字信号，因而核算机之间的通讯实际上都归于数据通讯。曼彻斯特码编解码器是1553B总线接口中不行短少的重要组成部分。曼彻斯特码编解码器规划的好坏直接影响总线接口的功用。在数控测井体系和无线监控等范畴，曼彻斯特码编解码器都有广泛使用。
1、 数据通讯体系结构
图1所示是数据通讯体系的根本构成。在核算机通讯中，通讯两边传递的信息有必要进行量化并以某种方法进行编码后才干进行传输。机内信号不管选用哪一种编码办法，它们的根本信号都是脉冲信号，为了削减信号在传输媒质上的通讯带宽约束，以及噪音、衰减、时延等影响，也因为同步技能的需求，操作时都需求对简略的脉冲信号进行一些不同的改换，以合适传输的需求。这样就会发生许多不同的代码，一般有不归零电平（NRZ-L）码，逢“1”回转（NRZ-1）码，曼彻斯特码和差分曼彻斯特等。图2所示是部分编码方法的波形图。
由图2可知，不归零码的制码原理是用负电平表明“0”，正电平表明“1”，其缺陷是难以分辩一位的完毕和另一位的开端；发送方和接纳方有必要有时钟同步；若信号中“0”或“1”接连呈现，信号直流重量将累加。这样就简略发生传达过错。曼彻斯特码（Manchester）的原理是每一位中心都有一个跳变，从低跳到高表明“0”，从高跳到低表明“1”。这种编码方法克服了NRZ码的缺乏。每位中心的跳变即可作为数据，又可作为时钟，因而能够自同步。曼彻斯特编码特色是每传输一位数据都对应一次跳变，因而利于同步信号的提取，并且直流重量稳定不变。缺陷是数据编码后，脉冲频率为数据传输速度的2倍。差分曼彻斯特码（Differential Manchester）的原理是每一位中心都有一个跳变，每位开端时有跳变表明“0”，无跳变表明“1”。位中心跳变表明时钟，位前跳变表明数据。这种方法的长处是时钟、数据别离，便于提取。
2 、曼彻斯特编解码器的规划
可编程逻辑器材的呈现为数字体系的规划带来了很大的灵活性．而VHDL （VHSIC HardwareDescripTIon Language）是一种功用强大的硬件规划言语，可用简练的代码来进行杂乱操控逻辑的规划。为此，本文选用VHDL言语来对曼彻斯特编解码器进行描绘，并用AcTIve-HDL进行编译，最终用Synplify进行归纳。
2.1 解码
依据曼彻斯特码的特色，可将该码的解码进程分红三部分：一是发动解码时钟，即经过检测一个数据跳变沿来使能时钟。二是对曼彻斯特码方法的数据进行解码。三是将串行数据转换成并行数据。解码器的逻辑框图如图3所示。
该逻辑可南进程完结。输人的时钟为clkl6x的时钟，串行的曼彻斯特码的数据与单倍的时钟相对应。首要，串行的曼码由clk16x的时钟采样，之后再将采样到的数据先后存放在两个寄存器中，当两个寄存器中的值不一致时，即开端解码进程，然后完结检测数据改变的进程。分频计数进程用来发生clklx，并用分频计数的成果来完结1／4和3／4点的采样。依据曼彻斯特码的性质，对1／4和3／4点采样能够精确的康复成NRZ码。尔后在clklx的驱动下，操控字计数器开端计数，直到8个clklx之后，计数器归零。解码进程则在clkl6x的驱动下，对1／4和3／4采样点的数据进行解码，然后得到曼码相对应的NRZ码。紧接着将解码得到的每一位NRZ码移入8位的移位寄存器，当操控字寄存器计到8时（即8位移位寄存器溢出的时分），再将8位NRZ码一同输出到数据寄存器，最终输出数据寄存器中被解码好的NRZ码。
图4所示是选用该规划的曼彻斯特码的时序仿真波形，clkl6x选用16 MHz的时钟，mdi为输入的曼码（10101100）。最终输出dout为十六进制AC，这说明该解码进程是正确的。
2.2 编码
编码是解码的逆进程。编码的进程也能够分为两部分：一是检测编码周期是否开端，以决议发生正跳变沿；二是对串行的数据进行编码，之后编码周期完毕。编码器的输入时钟（clk2x）为2MHz。当写信号（wr）为高电平时，开端发生正跳变沿，并使clklx-enable为高电平，这样，正跳变沿发生完结即开端编码进程。将clk2x进行二分频可得到clklx，这样可使归零制的数据（nrz）与clklx相对应。尔后再在clklx_enable高电平和clk2x正跳变的情况下，将归零制码（nrz）转换成相应的曼彻斯特码（meo）。最终，当写信号（wr）为低电平时，以使clklx_enable为低电平，完毕编码进程。
图5所示其编码时序仿真波形图，图中，clk2x选用2 MHz的时钟，nrz为串行输入的归零制码（10101100），meo为串行输出的曼彻斯特码。由图可见，从刚开端的跳变沿之后，输出meo也为10101100，证明编码进程正确。
3、 根据CPLD的曼彻斯特码完结
为了保证规划的可行性，操作时有必要对规划进行时序仿真。为了进步CPLD芯片的功用及资源利用率，应选用专门的归纳软件来对规划进行优化和归纳。本规划选用Synplify7.3进行归纳，并选用AcTIve-HDL6.1进行时序仿真。在Synplify中运用有用的代码能够优化组合逻辑、削减逻辑延时，然后进步全体功用。此外，本规划还进行了多个文件的分块规划，然后将这些文件映射到顶层文件进行归纳，并运用VHDL对单个文件进行编写、仿真和优化。在用到组合逻辑时，Syn-plify会尽量防止锁存器的呈现，节约逻辑单元。Synplify和其它归纳软件相同，编译后所生成的电子规划交流格式文件（EDIF）能够在AcTIve-HDL中进行编译、仿真、分配引脚和其它优化处理。因而，选用Active-HDL6.1和Synplify7.3相结合对CPLD进行规划、优化、归纳，能够进步体系功用和芯片资源的利用率。
CPLD（Complex Programmable Logic Device杂乱可编程逻辑器材）的内部结构为“与或阵列”。该结构来自于典型的PAL、GAL器材结构。因为恣意一个组合逻辑都能够用“与一或”表达式来描绘，所以该“与或阵列”结构能完结很多的组合逻辑功用。CPLD和FPGA的首要差异如下：
（1） 布线才能
CPLD内连率高，不需求人工布局布线来优化速度和面积，较FPGA更合适于EDA芯片规划的可编程验证；
（2） 推迟可猜测才能
CPLD接连式布线结构决议了时序延时是均匀的和可猜测的，而FPGA的分段式布线结构则决议了其不行猜测时间推迟；
（3） 集成度的不同
CPLD的集成度一般在500～50000门。而FP-GA的集成度一般在1K～10M门；
（4） 使用规划的不同
CPLD逻辑才能强而寄存器少，适用于操控密集型体系，而FPGA逻辑才能较弱但寄存器多，适于数据密集型体系。
CPLD和FPGA的一起长处一是规划越来越大，完结功用越来越强，一起能够完结体系集成。二是研制开发费用低，不承当投片危险，运用便利。三是经过开发工具在核算机上完结规划，电路规划周期短，一起不需求规划人员了解很深的IC常识，EDA软件易学易用。此外经过FPGA和CPLD开发的体系成熟后，还能够进行A-SIC规划，以构成批量生产。
事实上，本规划在Xilinx公司的XC9500系列CPLD（xc95108pq100-7）芯片进步行了完结。并针对其特色对规划进行了最终的优化。该编解码器共占用了149个逻辑单元，占总逻辑资源的8％，因而，非常有利于往后对其进行完善和功用的增加。
4 、完毕语
本规划具有必定的通用性，它的逻辑大部分只涉及到编、解码器自身；而它与外部的接口非常简略，只要对其读、写并对跳变沿信号进行有用操控，就能使其正常作业。本规划非常独立，因为选用器材资源比较丰富，故对其进行功用增加也非常便利，只需增加电路规划而不用对原有电路进行修正。
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