引 言
因为跳频技能在军事上的广泛应用，因而关于其间心直接数字式频率组成器的研讨成为人们重视的热门。直接数字式频率组成器的根本原理是运用输入信号自身相位差的不同给出不同的电压起伏，终究滤波滑润输出需求的频率。规划一个直接数字式频率组成器最大的问题便是杂散按捺。这是点评频率组成器规划是否优秀的重要目标。
杂散主要由起伏量化杂散和相位舍位杂散构成。现在选用处理杂散的技能大致分为：批改频率操控字技能，相位颤动技能等。相位颤动技能能够杰出地改善由相位舍位所带来的杂散，可是它却添加了杂散的底部噪声。批改频率操控字办法能够从全体上下降4 dB的杂散，可是它却将涣散的杂散会集到某个频率上，致使这个频率上的噪声呈现尖峰。这儿首要运用批改频率操控字的办法让杂散从全体上下降约4 dB，然后用相位颤动技能改善相位舍位引起的杂散，终究还针对相位颤动技能带来的底部噪声的问题，运用推迟叠加技能将D／A转化的成果进行推迟叠加，然后改善杂散的底部噪声问题，杰出地按捺了边频。终究运用Matlab仿真证明了这种归纳办法的有效性，它既改善了由起伏量化引起的杂散，也改善了由相位舍位引起的杂散。
1、DDS频率组成器的根本原理
根本的DDS频率组成器由相位累加器、相位寄存器、正弦查找表、DAC、低通滤波器构成。加法寄存器把来自二进制寄存器的数字信号与累加器的数字相加，然后又用当时的值改动相位寄存器的值，然后使得累加器在每一个参阅时钟脉冲输入时周期性溢出。当频率调谐字有新的变化时，二进制寄存器就在下一个参阅时钟把新的相位增量提供给加法器。根本结构如图1所示。
因而能够得到：
当通过SINE查找表之后，它的表达式如式（2）：
GCD就代表着最大的偏差值。接着能够直接推导出输入与输出的时频域联系，如式（3）：
式（3）是将输入进行傅里叶变换后得到的抱负DDS频率表达式，用f（ω）标明。
但一般DDS因为ROM的容量有限，因而一般累加器的输出会丢掉低位数据而只运用高位数据来寻址，然后发生了相位舍位差错。其杂散模型为：
的傅里叶变换值。从式（4）成果能够看到参加了相位舍位今后杂散呈现在ω=kω1±nωc±ω0上。
2、 改善结构
改善的办法首要是在累加器中添加一个触发器，这样做的优点是能够使得Fr经累加器后的叠加值一向坚持为奇数。从杂散模型能够分分出只需（Fr，2j-k）互质，就能够减小整个频谱离散颤动的散布。通过验证标明，它的全体SNR减小了，可是这些减小的值会添加到一个频率上。所以添加了一个DAC的延时模块，以便滑润边频，这样就能够把本来添加到某个频率上的杂散减小，并能够协助滤波器滑润波形。归纳以上两种办法今后，试验标明全体因为起伏量化所发生的杂散现象就有了可观的改善。改善结构如图2所示。
能够看到改善后，累加器上的触发器在每个时钟到来时，将D触发器的值从头叠加回累加器的最低位上，假如前一个D触发器的值为“0”，那么在这个时分，通过D触发器的取反输出，此刻触发器的值就变成“1”了，那么累加器在本来基础上最低位叠加一个“1”，当一个D触发器的值为“1”的时分同理。这样就形成了触发器输出的值在“0”，“1”间跳变，然后使得累加后的详细值变成了2*Fr+1，即ψ（n）=2Fr+1，这样确保了频率调谐叠加后的数字为奇数，所以它与2j-k互质了。这样做的优点便是让（△ψ，2j-k）=1，本来核算所得：
这样做的缺陷是尽管削减了在必定频率上的杂散，但全体的SNR相关于本来有所减小，且将减小的杂散叠加到了某一频率上。
为了处理这个问题，针对相位舍位的影响，引入了相位颤动技能。因切断而发生的差错序列也是周期性的，故关于必定的输出频率，采样形成信号相位的离散化也具有周期性。因而就需求选用一种颤动技能来打破这种周期性。办法是在每次相位累加器溢出前，将一个随机整数加到相位累加器中，使得累加器的溢出随机地提早，以损坏相位溢出的周期性。
别的针对起伏量化所发生的杂散，在滤波器前还运用了推迟叠加法，这样做能够按捺主频外的边频。主要是在DAc模块中添加了一个触发器，在每个时钟延保存前一个D／A转化的成果。从以下推导的成果能够看到，这样提高了SNR，那是因为它关于边带杂散的按捺。以下即为两次D／A转化后的正弦值的叠加，其间：
叠加前的信噪比：
此处显着能够看到SNR提高了，其原因便是叠加模块按捺了主频外的边频。
3、 试验成果剖析
选用Matlab仿真，设置Fr=150，累加器位数为10，ROM的位数5位，首要在没有选用任何改善办法时分（如图3），能够看到杂散是离散散布的，分别是呈现在ω=kω1±nωc±ω0上的，验证了式（4）的成果。而应用了批改操控字今后，就显着地看到，在（O，fc／2）内，s（n）的频谱由г=2k一1／（2k，Fr）根离散谱线组成，其间起伏不为O的谱线最多只要（2Λ+1）根。Λ=2j-k-1／（2j-k，Fr），k为累加器的位数。所以当选用了操控Fr今后，能够看到杂散散布削减。如图4所示。
然后，参加相位颤动技能，从仿真成果能够看到，它很好地削减了这个离散频谱处的噪声峰值，如图5所示，可是它加剧了杂散的底噪声。参加推迟叠加模块后边频被很好地按捺，如图6所示。尤其是当频率在（0．7～1）*π（rad／sample）后的底噪声显着减小。但因为加人了时钟推迟的模块，使得全体的转化时间推迟半个fclk。
4、 结 语
本文首要论说了直接式数字频率组成器的根本原理及其杂散发生原理，接着针对杂散问题结合了多种办法，在累加器后参加一个由同一时钟操控的触发器，因为触发器的值在“O”，“1”规则跳变，这样就使本来累加器的值由2Fr变成2Fr+1，然后确保了它与2j-k的互质，减小了在ω=kω1±nωc±ω0频率上的杂散，使得整个体系杂散减小了4 dB，可是它将涣散的噪声叠加到了一个频率上。别的通过相位颤动今后，很好地按捺了因为相位舍位所引起的杂散，可是也添加了底部的噪声。所以，在此基础上还将DAC中添加了延时叠加模块，通过理论推导得知它改善了信噪比按捺了边带杂散，并在必定程度上按捺了由相位颤动所带来的底部噪声。终究通过Matlab仿真，验证了以上定论。但因为呈现了半个时钟周期的推迟，并添加了触发器和寄存器的数目，所以使得输出信号的转化速率变慢，然后影响跳频速度，并添加了必定的功耗。这些是下一步工作需求改善的。
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