1 导言
TLV320C56/57是美国TI公司出产的音频处理集成电路(VBAP)，它内含发送和接纳编译码电路以及发送、接纳滤波器，可用于远距离语音通讯、数字信号处理、数字音频处理、数字信号丈量等体系和范畴。TLV320AC56/57的主要参数如下：
TLV320AC56/57有DIP和PT两种封装方式，图1所示为其引脚摆放图。
TLV320AC56/57集成电路有压展和线性两种作业形式。在压展作业形式下，数据的发送和接纳均为8位;在线性作业形式下，数据的发送和接纳为16位，另3位用于衰减操控，也可填充三个0.
发送部分可直接与驻极体话筒接口，以将话筒信号送给缓冲扩大器
变固定电平信号，然后再经去噪后送给带通滤波器。在压展作业形式下，滤波器输出信号应送给压展A/D转化器。
接纳部分有压展和线性两个D/A转化器，别离用于转化从DIN输入的串行数据。所得的模仿信号送到阻隔电容滤波器以滤除带外信号。滤波器一起供应(SinX)/X校对以使信号滑润。其输出信号将直接供应耳机扩大器，该扩大器的增益是可调的，并能供应低功耗的差分输出。
TLV320AC56/57内有一带隙高精度电源电路，参阅电压VMID等于Vcc/2,对扩大电路和话筒偏置供应相当于1/2电平的虚地，另一参阅电压可为MICBIAS供应话筒的电流偏置。图2是它的功用方框图。
2 引脚功用
下面是TLV320AC56/57的引脚功用阐明。其间各引脚后的括号内别离是DIP-20和PT-48脚封装的引脚号，×表明该封装无此引脚。
AGND(×/34脚)：一切内部模仿电路地;
AVcc(×/4脚)：一切内部模仿线中的3V供电电源;
CLK(11/19脚)：时钟输入，在固定比特率的情况下，它可作为主时钟、发送和接纳数据的时钟，在可变比特率条件下，CLK仅作主频时钟用;
DCLK(7/14脚)：固定或变比特率挑选端。DCLK与VCC相连时，挑选固定比特率形式;DCLK不与VCC相连时，挑选可变比特率形式，这时，DCLK是接纳数据时钟;
DGND(×/27脚)：一切数据线路的接地端;
DIN(8/15脚)：接纳数据输入端，在固定比特率形式下，接纳数据时钟频率的波形负波时，接纳数据输入;
DOUT(13/21脚)：发送数据输出端，当发送数据时钟的正半波时发送数据;
DVCC(×/9脚)：一切内部数据线路的3V电源;
EARA(2/44脚)：耳机输出端，与EARB组成差分驱动输出;
EARB(3/45脚)：耳机输出端，与EARA组成差分驱动输出(模仿信号输出);
EARGS(4/46脚)：耳机输出增益设置输入端，一个外部电阻电压分配网络联EARA和EARB两头，其电压分配比率决议着功率扩大器的增益。当EARGS与EARB相连时，增益最大;EARGS与EARA衔接时，增益最小。外接RC网络可校对耳机的频率响应;
EARMUTE(10/17脚)：耳机输出静音操控信号输入端，当EARMUTE为低电平时，输出扩大器停止，无音频信号输出;
