在FPGA开发中尽量防止大局复位的运用？（1）

最近几天读了Xilinx网站上一个很有意思的白皮书（white paper，wp272.pdf），名字叫《Get Smart About Reset:Think Local, Not Global》，在此共享一下心得，包含曾经规划中很少注意到的一些细节。
在数字体系规划中，咱们传统上都以为，应该对一切的触发器设置一个主复位，这样将大大便利后续的测验作业。所以，在一切的程序中，我往往都在端口界说中运用同一个reset信号（其实很多时分根本就没有用到）。所以，当看到文档中说到，“不主张在FPGA规划中运用大局复位，或许说应该尽力防止这种规划方法”时，许多规划人员（包含我）都会觉得十分难以了解，这种规划思维跟咱们一般的知道是相冲突的！
继续读下去，不知不觉发现这个白皮书讲的还真是有理。接下来把我的个人了解叙述一下。
1.大局复位是不是要害时序？
大局复位信号一般由以下三种途径取得：
1. 第一种，最常见的，便是用一个复位按钮发生一个复位信号接到FPGA的大局复位管脚上。它的速度显然是十分慢的（由于是机械结构），并且存在颤动的问题。
2. 第二种是上电的时分由电源芯片发生的，如TI的TPS76x系列的电源体系一般都能够发生复位信号，供主芯片上电复位运用。
3. 第三种是由操控芯片发生的复位脉冲，这个是咱们规划人员能够便利运用程序操控的。
在这些情况下，复位信号的改变与FGPA芯片内部信号比较看起来是及其缓慢的，例如，复位按钮发生的复位信号的周期至少是在毫秒等级的，而咱们FPGA内部信号往往是纳米或许微秒等级的。复位信号的频率是如此之低，以至于咱们使命它不归于要害时序（not TIming-criTIcal）。即使是对此类信号进行时序束缚，束缚的周期也是十分长的。大局复位脉冲的周期远大于时钟周期，所以传统意义上假定FPGA芯片中一切的触发器都能够得到有用的复位。
但是，跟着FPGA功能和作业频率的快速进步，这种假定开端不再建立。此刻，大局复位信号的发生开端成为时序要害的问题。