跟着FPGA制作工艺尺度继续缩小、规划装备愈加灵敏，以及选用FPGA的体系的不断发展，本来只选用微处理器和ASIC的运用现在也可以用FPGA来实 现了。最近FPGA供货商推出的新式可编程器材进一步缩小了FPGA和ASIC之间的功用不同。虽然这类器材的可装备性对规划工程师很有吸引力，但运用这 些器材所触及的杂乱规划规矩和接口协议，要求规划工程师经过全面的培训，并需求进行参阅规划评价、规划仿真和验证作业。另一方面，FPGA运用中十分杂乱 的模仿规划，例如用于内核、I/O、存储器、时钟和其它电压轨的DC/DC稳压器，也要求新的解决方案。本文评论的高功用DC/DC转换器有助于体系规划 工程师战胜这些应战。
FPGA体系的供电要求
1. 办理多个电压轨
上 一代FPGA需求2或3个电源轨，现在有些高端的多核FPGA需求多达7个电源轨，包含传统的3.3V电源轨和最新呈现的1.0V～2.8V低电压轨，甚 至更低的电压轨。此外，除了FPGA，存储器、网络处理器、图形处理器、模数或数摸转换器、运算放大器和射频集成电路等器材也需求其它一些电压轨。
具 有排序和盯梢功用的DC/DC稳压器可保证有多个电压轨的体系有序发动，防止电压轨之间呈现抵触。每个稳压器都有必要能盯梢其它压器的输出电压。虽然 FPGA不需求电压轨排序，可是体系中不同部分的电压仍需求按次序斜坡上升或下降，避免在电压轨上升或下降太快的时分发生闭锁。
电源轨的盯梢和排序曾经是由独自的电源办理IC完结，现在规划工程师要求将排序和盯梢功用嵌入到稳压器中，特别是当这些电源轨有必要坐落体系的不同地方时。
2. 调理低 Vt和I/O电压
快速I/O节点一般要耗费FPGA运用中的大部分功率，但1.8V和2.5V I/O供给几十安培负载电流、高端体系要求40~80A I/O规划的状况非不常见。
依据电路板规划准则，DC/DC稳压器有必要离负载一段距离，并且从输出端到稳压点有一段较长的PCB走线。当 负载电流较大时，PCB走线会引进电压差错，差错值等于负载电流(I)乘以这段走线的阻抗(R)。因为负载电压下降、电流增大，这个I×R的电压差错值将 更大。例如，对3.3V电压轨而言，200mV压降将发生6%的差错，而对1.2V电压轨则会发生17%的差错。因而，虽然DC/DC稳压器可以设置成输 出1.2V电压，但因为I×R压降的存在，负载端只要1.0V电压。
当选用90nm和65nm工艺时，FPGA的Vt和功用取决于电源轨的精确度，因而17%的差错很简略下降功用。例如，Vt的100mV改变，将使漏电流增大10倍或许更多。
标 准DC/DC稳压器只要在负载电压与输出电压十分挨近时才干进行精确的电压调理，但它们不能对I×R压降进行补偿。差错校对有必要用远端感应放大器来完成。 对负载进行差分远端检测可以完成最精确的调理，这时需求精确运算放大器和精确电阻。一个抱负的稳压器应该在-40oC至85oC的温度规模内，供给至 少±1.5%的负载电压调理精度。这样的精度或许对3.3V电压轨来说无关紧要，因为数字IC可容忍±0.5V的误差，但要求1.8V、1.0V或 0.9V电压轨的90nm或65nm器材要求更高的精度。
用户一旦设置了稳压器的输出电压，差分远端检测就经过在较宽的负载电流规模内补偿PCB走线发生的I×R压降，来主动调理负载点电压。这样，当体系处于待机形式或负载电流和I×R压降都为峰值的全速状况时，电压调理将十分精确。
图1：包含根据FPGA规划所需的一切功用的四输出103W DC/DC体系简化方框图。
3. 下降电压纹波噪声和电容要求
在非便携式运用中，跟着对压降和电流要求的进步，当挑选DC/DC稳压器时，热耗散和作业功率变得愈加重要。在便携式运用中，虽然每个电压轨的负载电流较小，但作业功率和待机功率在节约电池能量和简化便携式产品的热量办理方面仍十分重要。
与 线性稳压器比较，开关形式DC/DC稳压器在便携式和非便携式运用中都是一个功用更高的解决方案，特别在功率要求较高的时分。例如，在3.3V输入电源 在，开关形式稳压器能以90%的功率供给1.2V电压和5A电流，而线性稳压器的功率只要36%。此外，开关形式稳压器要耗费0.7W功率，而线性稳压器 则耗费10.5W。
不过，开关形式稳压器因其固有的开关作业形式会引进开关噪声和较高的输出纹波噪声(输出电压峰峰值纹波)。不幸的是， 需求更低电压轨的新式FPGA、眼图要求更严厉的快速I/O信号对电源“噪声”的容许度更低。为削减纹波噪声，可以给电路添加更多输入和输出电容，以按捺 峰峰值纹波电压。但按捺开关噪声的应战性更大。一种或许的办法是使DC/DC稳压器的作业频率与外部时钟同步，这样可以强制稳压器作业在对体系其它噪声敏 感器材的搅扰最小的频率规模内。在几个开关形式稳压器同步到一个时钟频率，且这个时钟频率不搅扰体系其它部分的状况，这种办法特别有用。
上述办法有助于规划噪声较低的开关形式负载点稳压器解决方案，不过假如在规划之初就确认了适宜的结构、功用和布局，则能大大削减噪声问题。这种稳压器能最大极限下降对电容、滤波和电磁搅扰(EMI)屏蔽的依靠。
4. 精调电压和改进空气活动
当 FPGA或FPGA的外围IC被拼装到一个完好的体系中之后，它们的功用或许与在实验室作业台上独自测验得到的功用有所不同。焊料类型、温度、PCB布 线、走线阻抗、安装流程等都会影响器材的功用。例如，假如FPGA内核的电压被调理在一个非预期的电压上，内核运转速度就会下降，导致体系的核算才能下 降。
因而，工程师在质检或安装期间评价器材功用时，要求器材能以很小的步长进步或下降输出电压，这个功用被称为余量功用(margining)。在前面比如中，内核电压可以调高，以便使FPGA的作业频率到达期望值。余量功用还可以协助体系制作商进步出产高总产值。
人 们期望根据FPGA的体系在添加功用、存储容量或核算才能的一起缩小尺度，这促进规划工程师改进器材散热的办法，其间一个简略办法是在器材上方完成有用的 空气活动。封装高的器材阻止了FPGA或存储器这类封装薄的器材上方的空气活动。预安装的DC/DC负载点稳压器引起的空气堵塞问题十分严峻，因为这些器 件的高度是FPGA和其它IC高度的6至10倍。
FPGA较薄的BGA封装十分有用，因为可以从封装顶部高功率地散出内部发生的热量。当一个较高的器材(如预安装的DC/DC稳压器)阻止空气活动，并紧靠FPGA器材时，FPGA的这种长处就无法发挥出来。
新一代DC/DC体系：µModule稳压器
凌 力尔特公司完好的开关形式DC/DC体系包含片上MOSFET、电感、电容、DC/DC控制器和补偿电路，相似一个外表贴IC，走线简略，只需几个大容量 电容和一个电阻来设置输出电压。这个DC/DC体系可以预拼装，并已考虑到了合理的布线和封装，以完成最佳的电气和热功用。DC/DC开关形式架构选用电 流形式，其快速的瞬态呼应特性有助于最大极限地减小所需的输出%&&&&&%。这个DC/DC体系与外部时钟同步，因而多个体系可以并联起来以供给大电流，一起最大 程度地减小开关噪声搅扰和输出纹波噪声。这些新式DC/DC稳压器选用细小、轻型的外表贴封装，以使电路板拼装更紧凑、更简略。封装的高度很低，以便于空 气在该体系和有关%&&&&&%的上方活动。
凌力尔特公司将这个新一代的DC/DC体系称作µModule稳压器。µModule稳压器包含一系列 器材，输出电流规模为6A至12A、输入电压为4.5V至28V、输出电压为0.6V至5V。有些功用丰厚的µModule稳压器还具有盯梢等功用，这样 具有多个电源轨的FPGA体系可完成正确的上电和断电。它的电感也进行了屏蔽，能最大极限地减小EMI。因为µModule稳压器具有余量功用，所以体系 规划工程师可以精确地调理电压，除了在拼装和测验期间进步产值外，还可以进步FPGA和体系其它部分的功用。
图1选用LTM4601、4 层PCB规划的四输出103W µModule DC/DC体系。这个解决方案使用8V至16V中心总线输入发生4种输出：1.5V/12A、1.8V/12A、2.5V/12A和3.3V/10A。图 2是简化的方框图。4个LTM4601单元的相位确定到四输出、四相振荡器LTC6902上，LTC6902发生90o交织的时钟信号以减小噪声和纹波。 图3给出了这个简略、紧凑的解决方案的功率。特别值得一提的是，该解决方案无需散热器。
图2：图1电路中的每个输出的功率。
本文小结
凌力尔特公司在DC/DC稳压器架构和封装方面的立异使新一代负载点解决方案可以满意FPGA体系更严厉的要求。µModule DC/DC稳压器系列包含6种产品，具有多种功率等级和功用。µModule DC/DC解决方案十分牢靠，这为多芯片封装器材树立了新的功用规范，为新一代FPGA和根据FPGA的体系更精细地进步功用铺平了路途。
