现在，数字规划正在产生天翻地覆的开展和改变，亟需选用立异的方法来进行规划、仿真、丈量和调试。一方面的改变是更多地选用串行总线，另一方面的改变是运用体系级芯片(SoC)集成电路或具有SoC功用的先进FPGA。尽管数字规划面临着这些改变，不过传统的并行总线依然有很大的用武之地，规划人员需要对这些总线进行丈量。本文将评论并行总线丈量的基础知识，包含功用与计时验证和调试，以及怎么盯梢体系溃散状况并探究其根本原因。
逻辑分析仪中的同步和异步捕获比较
在评论详细的丈量实例之前，咱们首要来讨论一下同步和异步捕获的不同，以及各自的长处和局限性。
同步(状况形式)捕获是指当呈现一个相关的有用时钟信号时，例如在体系时钟线路上呈现上升沿，逻辑分析仪中的丈量体系会确认数字并行总线或操控线路的逻辑值。此类丈量最主要的意图是确认体系的基本功用是否正常。
相比之下，异步(计时形式)捕获是指丈量体系选用与被测体系“异步”的方法对总线或独自数字线路的值进行采样。丈量时钟信号由逻辑分析仪而非方针体系生成。采样速度一般比方针体系的时钟速率快，抱负状况下，采样速率是体系时钟速率的4倍~10倍，这使您能够检查相关信号的“计时”特征。
经过同步捕获进行功用验证
当数字规划的物理原型发动后，许多规划人员首要想要做的就是经过各种同步状况形式丈量，确认体系内部的功用是否正常。假如发现异常，他们将会运用异步计时形式丈量来检查是否能够找出问题所在。
假设有一个简略的8位计数器电路，在这个特别的实例中，规划将会生成计数器数据，这些数据会在时钟上升沿之前变得有用和安稳。
经过同步捕获开始了解计数器电路
经过将逻辑分析仪的8条数据输入线路连接到电路的8条数据比特输出线路，可对计数器是否正常作业进行开始的测验。
将逻辑分析仪置于“State(状况)”或同步捕获形式，并将计时设置为在时钟信号的上升沿捕获数据。经过“Waveform(波形)”窗口能够十分轻松地设置简略的触发。如图1所示，能够在总线称号“Counter(计数器)”周围输入十六进制值E7，界说简略的触发事情。
当按下“Run(运转)”后，Waveform视图中会显现一个十六进制值序列。如图1所示，它们看上去进行了恰当的计数，要想快速取得此数据的更完好视图，能够选用另一种方法“ChartMode(图表形式)”。图2为图表形式视图，可是看到的不是预期的纯洁斜波。
