跟着数据转化器的速度和分辨率不断提高，对具有更低相位噪声的更高频率采样时钟源的需求也在不断添加。时钟输入面对的积分相位噪声(颤动)是规划师在规划蜂窝基站、军用雷达体系和要求高速和高功用时钟信号的其他规划时面对的很多功用瓶颈之一。一般体系有多个低频噪声信号，PLL可将其上 变频至更高频率，以便为这些器材供给时钟。单个高频PLL能够处理频率转化问题，但很难规划出环路带宽满足低，然后能够滤除高噪声参阅影响的PLL。搭载低频高功用VCO/VCXO和低环路带宽的PLL能够铲除高噪声参阅，但无法供给高频输出。高速和噪声过滤能够经过结合两个PLL一起完成：先是一个低频窄环路带宽器材(用于铲除颤动)，这以后是一个环路带宽较宽的高频器材。
有些现代双环路模仿PLL集成于单个芯片之上，答应规划师削减低频参阅颤动，一起还能供给高频、低相位噪声输出。这就节省了名贵的PCB电路板面积，并且答应要求不同频率的多个器材以同一相位对齐源为时钟源。
AD9523、AD9523-1和AD95244时钟发生器(如图1所示)由两个串联模仿PLL构成。第一个PLL (PLL1)铲除参阅颤动， 第二个PLL (PLL2)生成高频相位对齐输出。PLL2也可生成高基频，再以此为根底衍生出各种低频。PLL1运用一个外部低 频VCXO和一个部分嵌入式三阶环路滤波器来构成一个PLL， 其环路带宽规模为30 Hz至100 Hz。该环路的带宽直接影响 将传达至输出的参阅输入相位噪声量。 PLL2运用一个内部高速VCO(中心频率为3.8 GHz，AD9523-1 为3 GHz)和一个部分嵌入式三阶环路滤波器，其额外环路带宽约为500 kHz。 该内部VCO的带宽和相位噪声会直接影响全体输出的宽带相 位噪声。
图1：AD9523-1的功用框图
许多工程师把双环路PLL当作频率转化器，可削减固定量的参阅输入颤动，但愈加精确的做法是将其视为低相位噪声频率转化器，其功用遭到各个PLL的环路带宽以及VCO/VCXO的相位噪声曲线的影响。
ADIsimCLK仿真东西为确认参阅相位噪声对双环路PLL输出 相位噪声的影响供给了一种简洁的办法。本例运用ADIsimCLK来模仿高噪声参阅对AD9523-1全体相位噪声的影响。图2所示为一个仿真122.88 MHz参阅输入的典型相位噪声曲线。
图2：122.88 MHz时的参阅相位噪声曲线
PLL1依靠高功用VCXO和低环路带宽来衰减参阅相位噪声， 然后答应VCXO的相位噪声占有主导地位。本例选用一个Crystek CVHD-950 VCXO来生成与参阅输入相同的输出频率。 这幅图直接比较了PLL1 输出端呈现的参阅相位噪声量。图3对Crystek CVHD-950 VCXO的相位噪声曲线与参阅输入相位噪声进行了比较。
图3：122.88 MHz时的Crystek CVHD-950相位噪声曲线
图4和表1所示为ADIsimCLK装备参数，这些参数用来仿真针对图3所示参阅输入和PLL1 VCXO相位噪声曲线， AD9523-1的PLL1输出相位噪声呼应状况。表2所示为ADIsimCLK在这些设置下生成的PLL1环路滤波器值。
图4：ADIsimCLK v1.5中的AD9523-1装备
表1：PLL1装备参数
表2：ADIsimCLK发生的 PLL1环路滤波器元件值
图5展现的是经过ADIsimCLK生成的PLL1在122.88 MHz条 件下的仿真输出(实线)，以及高噪声 122.88 MHz参阅频率 的原始相位噪声曲线(虚线)。请留意，PLL1的输出相位噪 声远远低于原始参阅输入相位噪声。PLL1的环路带宽会明显 衰减参阅频率的相位噪声，使VCXO的低相位噪声曲线能够 在30 Hz环路滤波器截止频率之后占有主导地位。假如参阅相 位噪声在悉数偏移频率上都在添加，则输出相位噪声将只会随PLL1环路带宽而添加。
图5：选用高颤动参阅频率的PLL1输出相位噪声
图6和图7展现的是AD9523-1 PLL1输出，其相位噪声比图2中的高噪声参阅频率别离高出6 dB和12 dB。 在频偏约20 kHz以外，PLL1的输出相位噪声由其环路设置和VCXO的功用所主导。因而，由于积分规模始于20 kHz失调，抖 动功用只会稍微改变，虽然参阅输入相位噪声会添加12 dB。 这是在规划时使PLL1具有低环路带宽并运用低相位噪声VCXO带来的直接成果。有必要运用具有低KVCO的低频、高功用VCXO来构成满足低的PLL1环路带宽，以便完成颤动的铲除。
图6：选用各种参阅频率的PLL1输出相位噪声
图7：选用各种参阅频率的PLL1输出相位噪声(扩大图)
PLL1的低相位噪声输出充任PLL2的参阅频率，以构成相位 对齐、频率更高的输出。PLL2含有一个内部VCO(其中心频率为3 GHz)， 最高支撑1 GHz的输出频率。为了比较高噪声输入参阅频率和AD9523系列器材 的全体相位噪声，需要在122.88 MHz下调查所得到的相位噪声(FVCO除以24)。留意，PLL2的输出一般用于频率转化或高频 输出。表3所示为输入ADIsimCLK的PLL2装备参数。表4所示为ADIsimCLK在这些设置下生成的PLL2环路滤波器值。
表3：PLL2装备参数
表4：来自ADIsimCLK的PLL2环路滤波器元件值
图8和图9对各参阅输入相位噪声与经过ADIsimCLK仿真得到的AD9523-1输出相位噪声成果进行了比较。请留意10 kHz和1 MHz之间添加的相位噪声基底。这是由于PLL2的内部VCO相位噪声的联系。
图8：选用各种参阅频率的PLL2输出相位噪声
图9：选用各种参阅频率的PLL2输出相位噪声(扩大图)
PLL2中的内部VCO相位噪声在大约频偏为5 kHz之后满足 高，会开端主导器材的总输出相位噪声。在频偏5 kHz区域之 后，添加的参阅相位噪声对输出相位噪声的影响很小。
定论
PLL1的颤动铲除功用能够避免大都参阅输入相位噪声抵达PLL2。高噪声参阅输入的确会影响近载波相位噪声(频偏10kHz以下)，但器材的总输出颤动是由器材的功用而非参阅频率的功用所主导的。关于积分颤动核算值处于12 kHz至20 MHz之间的状况，输出颤动很可能相同，不受输入颤动的影 响。真实的功用指标不是宣称双环路模仿PLL能够衰减多少颤动，而是它会发生多少颤动。
