跟着现代通讯技能的开展，各种多址技能在日常日子中的运用正变得越来越广泛。所谓多址技能，是指许多用户一起运用同一频谱，选用不同的处理技能，使不同用户信号之间互不搅扰地被别离接纳和解调。多址技能分为频分多址(FDMA)、码分多址(CDMA)、时分多址(TDM-A)。频分多址是以不同的频率信道完结通讯，码分多址是以不同的代码序列完结通讯，而时分多址是以不同的时隙完结通讯，它是一种完结同享传输介质或网络的通行技能。
时分多址技能把时刻分割成周期性的帧，每一帧再分割成若干个时隙，经过介质或许网络发送信号。在满意守时和同步的条件下，接纳方能够别离在各个时隙中接纳到对应的信号而不混扰。时分多址技能具有保密性较高，传输容量较大等特色。
现在，运用FPGA完结多路信号的时分多址帧格局来进行传输的办法很多，但大多数办法都是经过运用FPGA芯片很多的门电路构成寄存器来完结时分多址。该类办法将占用很多的FIGA资源，导致单片FPGA可完结的功用大大削减，提高了工程本钱，乃至关于一些资源较少的FPGA芯片，该类办法无法完结时分多址传输。本文提出了一种依据IP核的办法来完结时分多址，运用芯片内部的Block SelectRAMResource(BRAM)存储数据，节约了很多的逻辑门资源，使单片FPGA芯片能完结更多的逻辑功用。
1 理论剖析
1．1 IP核
IP核(Intellectual Property core)是一段具有特定电路功用的硬件描绘言语程序，该程序与集成电路的工艺无关，能够移植到不同的半导体工艺中去出产根底电路芯片。运用IP核规划电子体系，引证便利，修正根本元件的功用简单。IP核模块有行为(Behavior)、结构(Str-ucture)和物理(Physical)3级不同程度的规划，对应描绘功用行为的不同分为3类，即软核、完结结构描绘的固核和依据描绘并经过工艺验证的硬核。
1．2 BRAM(Block SeleetRAM Resource)
FPGA内部的资源品种比较复杂，首要包含了以下几个部分：输入／输出模块(Input／Output Blocks，IOB)、可装备逻辑单元(Configur-able Logic Blocks，CLB)、Block SelectRAM、乘法器、数字时钟办理单元(DCM)、布线资源(RouTIng Resources)等。本文提出的算法正是运用芯片内部集成的Block SelectRAM完结时分多址办法的传输，然后节约出很多的CLB．以便单片FPGA能完结更多的功用。
FPGA芯片内部集成的每一块BRAM都是物理上的双口随机拜访存储器(双口RAM)，它有两套彻底独立的数据线，地址线和读写操控线，并答应两个独立的体系一起对该存储器进行随机性的拜访，即同享式多端口存储器。
双口RAM最大的特色是存储数据同享。一个存储器装备两套独立的地址，数据和操控线，答应两个独立操控器一起异步的拜访存储单元。因为数据同享，就有必要存在拜访裁定操控。内部裁定逻辑操控供给以下功用：对同一地址单元拜访的时序操控；存储单元数据块的拜访权限分配；信令交流逻辑等。
BRAM的作业相似于寄存器的作业办法，操控信号、地址信号以及输入输出数据信号有必要要在时钟沿的树立时刻内坚持有用，BRAM会在这个时钟周期进行读写操作来输出成果或写入数据。其读写办法分为3种，别离是对地址进行读和写、只读、只写。
1．3 算法完结
第1步，例化双口RAM的IP核，将程序的输入输出与双口RAM的输入输出进行映射。
第2步，经过双口RAM的榜首套端口将输入信号存储到RAM中，经过双口RAM的第二套端口将存储到RAM中的数据读出。
以4路信号为例，假定每路输入信号的采样率是48 kHz，采样位数是64 bit，则每路输入信号的位时钟是3．072 MHz，在榜首个48 kHz的采样周期内，当采到3．072 MHz位时钟的下降沿时，将输入地址递加1。则在接下来的位时钟的上升沿，依据所例化的双口RAM的IP核，4路输入数据将存储到双口RAM当时输入地址所对应的存储器地址中，等候读取。因为共有4路信号，即输入信号宽度为4位，则存储到双口RAM中的数据宽度也应为4位，其间，每个地址中的所存储数据的榜首位对应榜首路输入信号，第二位对应第二路输入信号，以此类推。此刻需求的双口RAM的巨细位64×4 bit。
鄙人一个48 kHz的周期内，与前面相似，将4位宽度的输入数据持续存储到双口RAM新的64个4位的存储空间，一起，应将上个48 kHz周期所存储的前64个4位数据读出，而且预备以时分多址的格局传输出去。
第3步，将从第二套端口读出的数据以时分多址的帧格局传输出去。
要想4路输入信号以时分多址的格局传输，应该将48 kHz时刻周期区分为4个时刻周期，在区分的每一个时刻周期内，读取一遍双口RAM中存储的数据。首要，应在区分的榜首个时刻周期内把读出的64个4位数据的榜首位送给时分多址的输出，然后回到开始地址，在区分的第二个时刻周期内再从头读出一次64个4位数据，把数据的第二位送给时分多址的输出，以此类推，直到4路数据悉数输出。因为在一个48 kHz周期内要重复读取双口RAM中的数据4次，所以此刻位时钟的频率要提高到本来的4倍，因而，读取数据的位时钟频率应该为12．288 MHz。
在接下来的一个48 kHz周期内，将双口RAM中后64个4位存储空间内的数据以与上面相同的办法发送出去，一起，因为前64个4位的存储空间的数据现已发送完结，不再需求保存，则新输入的数据可被存储到前64个4位的存储空间，以此类推，前64个4位存储空间与后64个存储空间替换存储输入数据，并替换将存储的数据发送出去。
由此能够看到，所需求双口RAM的巨细应为2×64&TImes;4bit，在A端口对数据写入，在B端口对数据进行读出。
2 FPGA的完结
实验所选用的FPGA是XILINX公司的SPARTAN 3E系列中的XC3SS00E芯片，该芯片的封装是PQ208，芯片速度为-5，选用的程序开发言语是VHDL，归纳东西为XILINX公司的ISE 10．1，仿真东西选用的是ModelSim se 6．2。
与理论算法对应，硬件完结的VHDL程序包含了以下几个模块。
运用芯片内部的双口RAM的IP核，经过例化IP核，运用一个双口RAM有两套读写地址，将程序的输入输出与双口RAM的输入输出进行映射，则内部电路将程序的输入输出衔接到了双口RAM的输入输出上。对程序的输入输出脚的操作相当于对双口RAM进行操作。图1是双口RAM的VHDL代码在Xilinx ISE中归纳后的寄存器传输级电路图。
在端口A输入时钟clk3072的每个下降沿，端口A输入地址AddrIn都递加1，则在elk3072的上升沿，依据例化的双口RAM的IP核，端口A的四路输入数据将存储进相应的地址空间中。
在端口B输入时钟elk12288的每个下降沿，端口B输入地址AddrOut都递加1，则在elk12288的上升沿，依据例化的双口RAM的IP核，相应的地址空间中的数据将经过Dout被读出来。
顺次将输出数据以时分多址的帧格局传输出去。
3 仿真成果
用ModelSim se 6．2b对程序进行仿真，在48 kHz的时钟周期内，给第1路输入源的64位输入信号为0x1111111111111111，第2路输入源的64位输入信号为0x2222222222222222，第3路输入源的64位输入信号为0x3333333333333333，第4路输入源的64位输入信号为0x4444444444 444444。仿真成果如图2所示。
由仿真图能够看出，在一个48 kHz的时钟周期内，TDMA_OUT，即时分多址帧格局的输出为0x11111111111111112222222222222222333333 33333333334444444444444444，即每一帧被分成了4个时隙，4路输入信号在每一帧中占用各自的时隙进行传输，经过该仿真成果，能够验证该办法的可用性。
将VHDL言语程序经过ISE10．1归纳，布局布线后，经过JTAG线缆下载到XC3S500E中进行电路板上的测验，再次验证了该办法的正确。
经过ISE归纳后，能够看到程序所占用的芯片资源如下表所示。
从表中的数据能够看出，经过运用一个BRAM然后节约了很多的资源，FPGA芯片资源的重要方针Slices只是占用了15个，LUTs只是用了29个，可见，该办法所占用的FPGA资源很少，达到了规划方针。
4 定论
本文研讨了FPGA完结时分多址的一种改进型的办法，经过运用FPGA芯片内部的双口RAM，运用IP核，完结了多路信号转换成时分多址帧格局信号进行传输，依据所占资源的统计数据，能够看到在完结相同功用的前提下，该办法比较于已有的办法，的确能很多节约FPGA芯片的逻辑资源，然后使单片FPGA能完结更多的逻辑功用。可是，此办法会占用一部分双口RAM，在双口RAM资源严重的时分不是太适用。
用ModelSim SE 6．2b对FPGA程序进行了仿真，而且将程序下载到电路板进步行了验证，证明了该办法的可用性。
