ADI:锁相环(PLL)基本原理

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摘要：

锁相环(PLL)电路存在于各种高频运用中，从简略的时钟净化电路到用于高功能无线电通讯链路的本振(LO)，以及矢量网络分析仪(VNA)中的超快开关频率组成器。本文将参阅上述各种运用来介绍PLL电路的一些构建模块，以辅导器材挑选和每种不同运用内部的权衡考虑，这对新手和PLL专家均有协助。本文参阅ADI公司的ADF4xxx和HMCxxx系列PLL和压控振荡器(VCO)，并运用ADIsimPLL（ADI公司内部PLL电路仿真器）来演示不同电路功能参数。

根本装备：时钟净化电路

锁相环的最根本装备是将参阅信号(FREF)的相位与可调反应信号(RFIN)F0的相位进行比较，如图1所示。图2中有一个在频域中作业的负反应操控环路。当比较成果处于稳态，即输出频率和相位与差错检测器的输入频率和相位匹配时，咱们说PLL被确定。就本文而言，咱们仅考虑ADI公司ADF4xxx系列PLL所完成的经典数字PLL架构。

该电路的第一个根本元件是鉴频鉴相器(PFD)。PFD将输入到REF_IN的频率和相位与反应到RF_IN的频率和相位进行比较。ADF4002 是一款可装备为独立PFD（反应分频器N = 1）的PLL。因而，它能够与高质量压控晶体振荡器(VCXO)和窄低通滤波器一同运用，以净化高噪声REF_IN时钟。

鉴频鉴相器

图3中的鉴频鉴相器将+IN端的FREF输入与和-IN端的反应信号进行比较。它运用两个D型触发器和一个推迟元件。一路Q输出使能正电流源，另一路Q输出使能负电流源。这些电流源便是所谓电荷泵。有关PFD操作的更多详细信息，请参阅”用于高频接收器和发射器的锁相环”。

运用这种架构，下面+IN端的输入频率高于-IN端（图4），电荷泵输出会推高电流，其在PLL低通滤波器中积分后，会使VCO调谐电压上升。这样，-IN频率将跟着VCO频率的进步而进步，两个PFD输入终究会收敛或确定到相同频率（图5）。假如-IN频率高于+IN频率，则发作相反的状况。

回到原先需求净化的高噪声时钟比如，时钟、自在运转VCXO和闭环PLL的相位噪声曲线能够在ADIsimPLL中建模。

从所示的ADIsimPLL曲线中能够看出，REF_IN的高相位噪声（图6）由低通滤波器滤除。由PLL的参阅和PFD电路奉献的一切带内噪声都被低通滤波器滤除，只在环路带宽外（图8）留下低得多的VCXO噪声（图7）。当输出频率等于输入频率时，PLL装备最简略。这种PLL称为时钟净化PLL。关于此类时钟净化运用，主张运用窄带宽(<1kHz)低通滤波器。

高频整数N分频架构

为了发作一系列更高频率，应运用VCO，其调谐规模比VCXO更宽。这常用于跳频或扩频跳频(FHSS)运用中。在这种PLL中，输出是参阅频率的很多倍。压控振荡器含有可变调谐元件，例如变容二极管，其电容随输入电压而改动，构成一个可调谐振电路，然后能够发作一系列频率（图9）。PLL能够被认为是该VCO的操控体系。

反应分频器用于将VCO频率分频为PFD频率，然后答应PLL生成PFD频率倍数的输出频率。分频器也能够用在参阅途径中，这样就能够运用比PFD频率更高的参阅频率。ADI公司的 ADF4108 便是这样的PLL。PLL计数器是电路中要考虑的第二个根本元件。

PLL的要害功能参数是相位噪声、频率组成进程中的剩下副产品或杂散频率（简称杂散）。关于整数N PLL分频，杂散频率由PFD频率发作。来自电荷泵的漏电流会调制VCO的调谐端口。低通滤波器可减轻这种影响，而且带宽越窄，对杂散频率的滤波越强。抱负单音信号没有噪声或额定杂散频率（图10），但在实践运用中，相位噪声像裙摆相同出现在载波边际，如图11所示。单边带相位噪声是指在距离载波的指定频率偏移处，1 Hz带宽内相关于载波的噪声功率。

整数N和小数N分频器

在窄带运用中，通道距离很窄（一般<5MHz），反应计数器N很高。经过运用双模P/P + 1预分频器，如图12所示，能够运用一个小电路取得高N值，而且N值能够运用公式N = PB + A来核算；以8/9预分频器和90的N值为例，核算可得B值为11，A值为2。关于A或2个周期，双模预分频器将进行9分频。关于剩下的(B-A)或9个周期，它将进行8分频，如表1所示。预分频器一般运用较高频率电路技术规划，例如双极性射极耦合逻辑(ECL)电路，而A和B计数器能够承受这种较低频率的预分频器输出，它们能够运用低速CMOS电路制作，以削减电路面积和功耗。像ADF4002这样的低频净化PLL省去了预分频器。

带内（PLL环路滤波器带宽内）相位噪声受N值直接影响，带内噪声增幅为20log(N)。因而，关于N值很高的窄带运用，带内噪声首要由高N值决议。运用小数N分频组成器（例如 ADF4159 或 HMC704），能够完成N值低得多但仍有精细分辨率的体系。这样一来，带内相位噪声能够大大下降。图13至图16说明晰其完成原理。在这些示例中，运用两个PLL来生成适合于5G体系本振(LO)的7.4 GHz至7.6 GHz频率，通道分辨率为1 MHz。ADF4108以整数N分频装备运用（图13），HMC704以小数N分频装备运用。HMC704（图14）能够运用50 MHz PFD频率，这会下降N值，然后下降带内噪声，一起依然支撑1 MHz（或更小）的频率步长——可注意到功能改进15 dB（在8 kHz偏移频率处）（图15与图16比照）。可是，ADF4108有必要运用1 MHz PFD才干完成相同的分辨率。

关于小数N分频PLL务必要当心，保证杂散不会下降体系功能。关于HMC704之类的PLL，整数鸿沟杂散（当N值的小数部分挨近0或1时发作，例如147.98或148.02十分挨近整数值148）最需求重视。处理办法是对VCO输出到RF输入进行缓冲，以及/或许做精心的规划频率，改动REF_IN以防止易发作问题的频率。

关于大多数PLL，带内噪声高度依赖于N值，也取决于PFD频率。从带内相位噪声丈量成果的平整部分减去20log(N)和10log(FPFD)得到品质因数(FOM)。挑选PLL的常用方针是比较FOM。影响带内噪声的另一个要素是1/f噪声，它取决于器材的输出频率。FOM奉献和1/f噪声，再加上参阅噪声，决议了PLL体系的带内噪声。

用于5G通讯的窄带LO

关于通讯体系，从PLL视点来看，首要标准有差错矢量起伏(EVM)和VCO堵塞。EVM在规模上与积分相位噪声相似，考虑的是一系列偏移上的噪声奉献。关于前面列出的5G体系，积分限十分宽，从1 kHz开端继续到100 MHz。EVM可被认为是抱负调制信号相关于抱负点的功能降幅百分比（图17）。相似地，积分相位噪声将相关于载波的不同偏移处的噪声功率进行积分，标明经过装备能够核算EVM、积分相位噪声、均方根相位差错和颤动。现代信号源分析仪也会包含这些数值（图18），只需按一下按钮即可得到。跟着调制计划中密度的添加，EVM变得十分重要。关于16-QAM，依据ETSI标准3GPP TS 36.104，EVM最低要求为12.5%。关于64-QAM，该要求为8%。可是，由于EVM包含各种其他非抱负参数（功率放大器失真和不需求的混频产品引起），因而积分噪声一般有独自的界说（以dBc为单位）。

VCO堵塞标准在需求考虑强发射存在的蜂窝体系中十分重要。假如接收器信号很弱，而且VCO噪声太高，那么邻近的发射器信号可能会向下混频，吞没方针信号（图19）。图19演示了假如接收器VCO噪声很高，邻近的发射器（相距800 kHz）以-25 dBm功率发射时，怎么吞没-101 dBm的方针信号。这些标准构成无线通讯标准的一部分。堵塞标准直接影响VCO的功能要求。

压控振荡器(VCO)

咱们的电路中需求考虑的下一个PLL电路元件是压控振荡器。关于VCO，相位噪声、频率掩盖规模和功耗之间的权衡十分重要。振荡器的品质因数(Q)越高，VCO相位噪声越低。可是，较高Q电路的频率规模比较窄。进步电源电压也会下降相位噪声。在ADI公司的VCO系列中， HMC507 的掩盖规模为6650 MHz至7650 MHz，100 kHz时的VCO噪声约为-115 dBc/Hz。相比之下， HMC586 掩盖了从4000 MHz到8000 MHz的悉数倍频程，但相位噪声较高，为-100 dBc/Hz。为使这种VCO的相位噪声最小，一种战略是进步VCO调谐电压VTUNE的规模（可达20 V或更高）。这会添加PLL电路的复杂性，由于大多数PLL电荷泵只能调谐到5 V，所以运用一个由运算放大器组成的有源滤波器来进步PLL电路的调谐电压。

多频段集成PLL和VCO

另一种扩展频率掩盖规模而不恶化VCO相位噪声功能的战略是运用多频段VCO，其间堆叠的频率规模用于掩盖一个倍频程的频率规模，较低频率能够运用VCO输出端的分频器发作。ADF4356便是这种器材，它运用四个主VCO内核，每个内核有256个堆叠频率规模。该器材运用内部参阅和反应分频器来挑选适宜的VCO频段，此进程被称为VCO频段挑选或主动校准。

多频段VCO的宽调谐规模使其适用于宽带仪器，可发作规模广泛的频率。此外，39位小数N分辨率使其成为精细频率运用的抱负挑选。在矢量网络分析仪等仪器中，超快开关速度至关重要。这能够经过运用十分宽的低通滤波器带宽来完成，它能十分快地调谐到终究频率。在这些运用中，经过运用查找表（针对每个频率直接写入频率值）能够绕过主动频率校准程序，也能够运用真实的单核宽带VCO，如HMC733 ，其复杂性更低。

关于锁相环电路，低通滤波器的带宽对体系树立时刻有直接影响。低通滤波器是咱们电路中的最终一个元件。假如树立时刻至关重要，应将环路带宽添加到答应的最大带宽，以完成安稳确定并满意相位噪声和杂散频率方针。通讯链路中的窄带要求意味着运用HMC507时，为使积分噪声最小（30 kHz至100 MHz之间），低通滤波器的最佳带宽约为207 kHz（图20）。这会奉献大约-51 dBc的积分噪声，可在大约51μs内完成频率确定，差错规模为1 kHz（图22）。

相比之下，宽带HMC586（掩盖4 GHz至8 GHz）以更挨近300 kHz带宽的更宽带宽完成最佳均方根相位噪声（图21），积分噪声为-44 dBc。可是，它在不到27μs的时刻内完成相同精度的频率确定（图23）。正确的器材挑选和周围电路规划关于完成运用的最佳成果至关重要。

低颤动时钟

关于高速数模转换器(DAC)和高速模数转换器(ADC)，洁净的低颤动采样时钟是必不可少的构建模块。为使带内噪声最小，应挑选较低的N值；但为使杂散噪声最小，最好挑选整数N值。时钟往往是固定频率，因而能够挑选频率以保证REF_IN频率恰好是输入频率的整数倍。这样能够保证PLL带内噪声最低。挑选VCO（不管集成与否）时，须保证其噪声对运用而言足够低，特别要注意宽带噪声。然后需求精心放置低通滤波器，以保证带内PLL噪声与VCO噪声相交——这样可保证均方根颤动最低。相位裕度为60°的低通滤波器可保证滤波器峰值最低，然后最大极限地削减颤动。这样的话，低颤动时钟就落在本文评论的第一个电路的时钟净化运用和所评论的最终一个电路的快速开关才能之间。

关于时钟电路，时钟的均方根颤动是要害功能参数。这能够运用ADIsimPLL预算，或运用信号源分析仪丈量。关于像 ADF5356这样的高功能PLL器材，相对较宽的低通滤波器带宽(132 kHz)，合作WenxelOCXO之类的超低REFIN源，答运用户规划均方根颤动低于90 fs的时钟（图26）。操作PLL环路滤波器带宽(LBW)的方位标明，假如下降太多，VCO噪声在偏移较小时（图24）将开端占主导地位，带内PLL噪声实践上会下降，而假如进步太多的话，带内噪声在偏移处占主导地位，VCO噪声则明显下降（图25）。

参阅电路

Collins, Ian. “用于无线运用的集成PLL和VCO.” Radio Electronics, 2010年。

Curtin, Mike and Paul O’Brien. “用于高频接收器和发射器的锁相环。” 《模仿对话》，第33卷，1999年。