频率丈量是电子丈量技能中最根本的丈量之一。在现代信号剖析和处理领域中，高精度的频率丈量有非常重要的含义。
常用的测频办法有计数法和周期法。计数法是在预制的闸口时刻TW内丈量被测信号的脉冲个数Nx，进行换算得出被测信号的频率为fx=Nx/：TW。这种丈量办法的丈量精度取决于闸口时刻和被测信号频率。当被测信号频率较低时将发生较大差错，除非闸口时刻获得很大。周期法是在被测信号的一个周期Tx内，丈量规范信号(周期TC)ΔFS/FS的周期个数NS，进行换算得出被测信号的频率为fx=fC/NS。这种丈量办法的丈量精度取决于被测信号的周期和计时精度。本文选用的丈量办法克服了以上两种办法的缺陷，测频精度与被测信号的频率巨细无关，然后确保了频率的等精度丈量。
跟着FPGA和SoPC技能的迅速开展，在单芯片上完结的功用越来越杂乱。这就使得规划师的工作量非常大，而IP Core的复用可以大大削减工作量，然后减小规划的杂乱性，进步产品的规划功率。本文依据等精度频率丈量的原理，用VHDL言语完结了等精度频率计的IP Core，完结软核的重用。
1 等精度频率丈量
1.1 等精度频率丈量原理
依据传统测频原理的频率计的丈量精度将随被测信号频率的下降而下降，在有用中有较大的局限性。而等精度频率计不光具有较高的丈量精度，而且在整个频率区域坚持稳定的丈量精度。
等精度频率丈量用被测信号的多周期而不是单周期作门控信号；门控信号周期数可依据被测频率的巨细主动调理，使计数值Ns坚持不变，然后完结等精度丈量。
等精度测频的原理框图如图1所示。图中预置门控信号是宽度为Tpr的一个脉冲，Counterl和Counter2是两个可控计数器，规范频率信号从Counter1的时钟输入端CLK输入，其频率为Fs；经整形后的被测信号从Counter2的时钟输入端CLK输入，设其实践频率为Fxe，丈量频率为Fx。
当预置门控信号为高电平时，经整形后的被测信号的上沿经过D触发器的Q端一起发动计数器Counter1和Counter2。Counter1、Counter2别离对被测信号(频率为Fx)和规范频率信号(频率为Fs)一起计数。当预置门信号为低电平时，随后而至的被测信号的上沿将使这两个计数器一起封闭。设在一次预置门时刻Tpr中对被测信号计数值为Nx；对规范频率信号的计数值为Ns，则下式树立：
1.2 差错剖析
设所测频率值为Fx，其实在值为Fxe，规范频率为Fs。在一次丈量中，因为计数的起停时刻都是由该信号的上跳沿触发的，在Tpr时刻内对Fx的计数Nx无差错；在此时刻内，Fs的计数Ns最多相差一个脉冲，即：
则下式树立：
依据相对差错的公式有：
由上式可以得出以下定论：
(1)相对丈量差错与频率无关。
(2)增大Tpr或进步Fs，可以增大Ns，削减丈量差错，进步丈量精度。
(3)规范频率差错为ΔFs/Fs。
(4)等精度测频办法丈量精度与预置门宽度和规范频率有关，与被测信号的频率无关。在预置门时刻和惯例测频闸口时刻相同，而被测信号频率不同的情况下，等精度丈量法的丈量精度不变，而惯例的直接测频法精度跟着被测信号频率的下降而下降。测验电路可选用高频率稳定度和高精度的恒温可微调的晶体振荡器作规范频率发生电路。
1.3 等精度频率计的完结办法
跟着微电子技能与工艺的开展，等精度频率计的完结从彻底运用小规模集成电路、单片机+小规模集成电路、FPGA+单片机开展到依据FPGA的SoPC规划。小规模%&&&&&%在完结乘除运算时适当杂乱，而单片机受自身时钟频率和若干指令运算的约束，测频速度较慢，无法满意高速、高精度的测频要求，一起需求外部别离元件的支撑，这增加了体系的杂乱度。选用高集成度、高速的现场可编程门阵列FPGA为完结高速、高精度的测频供给了确保。
本体系选用依据FPGA的SoPC技能完结等精度频率丈量。依据SoPC的特色，本体系具有灵敏的规划方法，体积小、开发周期短、可裁剪、可扩大、可晋级，并具有软硬件在体系可编程的功用。
2 等精度频率计IP Core
本文首要介绍等精度频率计的功用模块规划，包含使命逻辑、寄存器文件及Avalon接口的规划。
2.1 使命逻辑
使命逻辑框图如图2所示。使命逻辑完结用户定制元件的根本功用。本规划中使命逻辑完结频率丈量、脉宽丈量及占空比丈量三个功用。因为FPGA低偏斜、高负载的布线资源有限，为了防止高速、高频率体系时序中潜在的竞赛、毛刺、树立和坚持时刻违背问题，本体系选用同步规划。然而在实践运用中经常出现时钟挑选和时钟操控的异步规划，导致体系发生毛刺和时钟偏斜及时钟剖析途径杂乱等问题。为了处理该问题，需将时钟操控改为触发器输入答应，将时钟挑选改为独立的时钟剖析。
当功用切换和门控信号一起为1时，该体系完结频率的丈量。Counter1和Counter2别离输出规范频率数（Ns）和被测频率数（Nx）。考虑到等精度频率计的精度和速度，该体系挑选规范频率计数器计满20位时发生中止，一起输出Ns和Nx。
当功用切换为0、门控信号为1时，体系完结被测时钟信号的高电平宽度丈量（即脉宽丈量），并由Counter1输出其宽度值N1；当功用切换和门控信号一起为0时，体系完结被测时钟信号的低电平宽度丈量，一起由Counter1输出其宽度值N2，则被测时钟信号的占空比为：
。
功用切换=1时，测频率；功用切换=0时，测占空比和脉冲宽度。门控信号在测频率时是门控信号；测占空比时，门控信号=1，测高电平宽度；门控信号=0，测低电平宽度。
2.2 寄存器文件
寄存器文件供给了使命逻辑与外界交流信息的途径。用户可以经过Avalon接口选用基地址 +地址偏移量的方法来访问元件内部各寄存器。本IP Core内部寄存器如表1所示。
2.3 Avalon接口规划
Avalon接口为寄存器文件供给了一个规范的Avalon前端，它运用Avalon有必要的信号来访问寄存器文件，而且支撑使命逻辑的传输类型。 等精度频率计的Avalon接口信息如表2所示。
3 测验与验证
IP Core规划完结后，使用SoPC Builder建立一测验该IP Core的体系，并在其间参加该IP核。硬件测验成果如表3所示。
本规划经过SoPC技能在FPGA上完结了等精度频率计的IP Core规划。体系选用同步规划，防止了由时钟异步导致的时钟偏斜。
经测验证明，该频率计的测频规模为0.1Hz～100MHz，测频精度恒为百万分之一，可以满意高速度、高精度的测频要求。本规划可移植性好、稳定性好、精确度高、测频速度快，到达规划要求。
