有功电能是电力商场收费的根本依据，也是电能表计量的首要数据。现在，电能计量的完结根本都是运用单片机操控现成的电能计量芯片及其外围电路[1]。这样完结的电能计量办法处理才能有限，可扩展的存储空间不大、运用规模小、可移植性差，由于受采样速率的约束，难以到达很高的精度，无法满意客户更高的要求[2]。
依据FPGA完结有功电能计量的IP核是一种全新的规划思路和完结计划。FPGA作为一种能够由用户自行制造的高容量密度的专用集成电路，具有全硬件的用户可定制性及重装备性。而IP核是一段具有特定电路功用的硬件描绘言语程序，该程序与集成电路工艺无关，能够移植到不同的半导体工艺中出产集成电路芯片。因而依据FPGA的有功电能计量IP核完结的电能计量芯片，规划灵敏牢靠、功用强大、下降了规划开发的本钱，然后更能满意商场的需求。
本文提出一种有功电能计量IP核的FPGA规划计划，并侧重评论了CIC抽取滤波器、去直流高通滤波器、FIR低通滤波器和数字频率变换器等模块的原理与规划，用VHDL完结了各个功用模块。运用Simulink建模对该体系进行验证，并在Altera公司的FPGA芯片CycloneII EP2C35F484C8上完结了硬件验证，终究成果运用到某电能计量芯片规划中。
1 有功电能计量IP核总体计划的规划
1.1 有功电能计量的原理
电能计量主要是把电压和电流信号依照时刻相乘，得到功率随时刻改变的信息[3]。假定电压信号为：
可见，瞬时功率包含直流重量和沟通重量两部分。沟通重量的频率为2ω，直流重量便是有功功率，是电能计量的首要数据。由式(3)可知，不管电压电流的相位是否相同，只要将直流重量分离出来就能得到电能的有功功率。
1.2 IP核的结构规划
依据有功电能计量的原理，规划有功电能计量的体系框图如图1所示。该规划包含两个CIC抽取滤波器、两个IIR高通滤波器、一个乘法器、一个FIR低通滤波器和一个DFC数字频率变换器。
电压信号和电流信号通过数据收集模块转变为采样速率为32 kHz的16位精度的数字信号。为了进步后续电路信号处理的速度，选用CIC抽取滤波器对信号进行降采样。降采样之后的电压和电流信号通过IIR高通滤波器滤除由体系偏移发生的直流重量，然后消除由于电压和电流失调形成的体系差错。将电压和电流相乘即可得到瞬时功率信号，因而通过一个乘法器将电压和电流信号相乘。有功功率即瞬时功率中的直流重量，能够通过FIR高通滤波器对瞬时功率进行低通滤波。由于瞬时功率中含有谐波重量，而低通滤波器又非抱负滤波器，因而低通滤波器输出的有功功率会含有瞬时功率的信息。选用DFC数字频率变换器，不光能够发生与有功功率成正比的输出脉冲，还能够起到均匀效果，然后按捺瞬时功率信息。对DFC发生的与频率成正比的脉冲计数，即可得到有功电能[4]。
2 IP核各模块的完结
2.1 CIC抽取滤波器
CIC抽取滤波器主要由积分器、抽取器和梳状滤波器三部分组成[5]，其根本结构如图2所示。积分器作业在较高的采样频率，由n个反应系数为1的单极点IIR滤波器组成，其差分方程为：
抽取器将最终一级积分器的输出数据速率降为本来的1/R，R为抽取的系数，一般取整数，也是CIC抽取滤波器的抽取倍数。梳状器部分由N个梳状滤波器组成，作业频率为积分器的1/R，每一微分推迟M个采样点。梳状滤波器相应的差分方程为：
由CIC抽取滤波器的传输函数能够看到，该滤波器完结比较简单，不需求乘法器即可完结。
滤波器运算的有限字长决议寄存器的长度，每一级都有切断和舍入差错，每一级要保存的位数是自始至终单调递减的。CIC所需求的寄存器长度除了与参数N和R有关外，也和输入的位数有关。为了确保运行时不会发生溢出，需求的内部自宽应该满意：
在本规划中，输入的数据为16位，即其间l=16，N=3，R=5，因而滤波器的长度至少为25位。依据以上剖析，能够得到3阶采样率为5的抽取滤波器，其结构图如图3所示。
由以上剖析和结构图可知，C%&&&&&%滤波器需求两种不同的采样频率，即图中不同的使能信号的生成。能够选用两种办法处理：一种是对时钟进行分频，通过设置分频比得到不同的时钟信号；另一种便是选用时钟使能信号，由时钟发生不同分频比的使能信号，每一级的梳状器和积分器都选用相同的时钟，通过不同的使能信号来操控采样频率。本规划选用第二种办法，由于选用分频时钟会使布线复杂化，而且下降最高频率[6]。
2.2 去直流高通滤波器
电网中的信号是频率为50 Hz的工频信号，因而要求滤波器截止频率很低，过渡带窄。通过FDATool(Filter DesignAnalysis Tool)规划的滤波器为级联型4阶IIR椭圆高通滤波器，截止频率为30 Hz，采样频率为6 400 Hz，其阻带衰减为60 dB，通带纹波为1 dB。滤波器的体系函数表明为：
将规划的滤波器的系数进行量化，转化为16位的定点数。该滤波器选用十六进制表明的16位定点系数，如表1所示。
运用级联型IIR滤波器，能够使乘法次数和推迟单元降到最低，一起能够有用下降直接型定点完结对系数量化效应的敏感性。该滤波器在采样频率为6.4 kHz输入下具有杰出的幅频特性。该滤波器的相频特性曲线如图4所示。
2.3 FIR低通滤波器
FIR数字滤波器能够满意滤波器对起伏和相位的严格要求，具有杰出的功用，容易用硬件完结，体系安稳，一起运用其对称的结构特色，可进行算法优化。因而FIR滤波器在信号处理中被广泛运用。本论文运用EDA东西及IP核规划依据FPGA的FIR数字滤波器，选用去伪推迟操控器，截除了因滤波器推迟发生的伪信号[7]。
运用FDATool规划滤波器，考虑到完结的难度和精度，选用等值纹波(equiripple)法规划滤波器，生成直接I型38阶对称系数的FIR数字滤波器。通带截止频率30 Hz，波纹1 dB；阻带截止频率95 Hz，波纹10 dB。图5是FIR滤波器的频率特性曲线。
将规划的滤波器系数保存在fir.txt；然后在Altera公司供给的集成开发环境Quartus中，树立新工程，调用 IP核参数的装备；导入滤波器系数fir.txt文件，设置好输入输出位数；然后挑选数据存储办法、系数量化位数和存储办法。为了功率核算的速度和准确性，在此选用full parallel结构来完结[8]。
2.4 DFC数字频率变换器
DFC数字频率转化器用来发生来自总的有功功率的脉冲，通过对脉冲计数可核算有功电能，一起可用于电能表的校表。
规划中DFC数字频率中频率转化是运用四位二进制份额乘法器完结的。该乘法器的主要功用是输出的脉冲数等于输入时钟脉冲数乘以一个系数。该系数的规模为1/16～15/16，由四位二进制输入端A0～A3的外部的置数确认。如当量数为13(A3、A2、A1、A0＝1101)时，每输入16个时钟脉冲，在输出端可得到13个脉冲。该份额乘法器可完结各种数字运算、A/D和D/A转化及分频功用等。四位二进制份额乘法器的电路特功用够表明为：
式中：M为在必定时刻内“CLOCK”脉冲数；F为在该时刻段内乘法器的输出脉冲个数；N为乘法器的数据输入端的数据值。
在本电路中,把4个乘法器级联在一起就构成了一个16位的D/F转化电路。设16位输入数据为：
其间：N4为高4位数据，N3为次高位数据，N2为中心4位数据，N1为低4位数据。依据级联办法有：
这样，假如M是一个固定频率的脉冲,关于一个恣意的16位二进制数据都能够得到一个线性对应的频率脉冲,然后完结了D/F的转化。
将模块的时钟频率设为16 Hz，则每秒钟输出的脉冲数即为有功功率N。数据的采样速率为6.4 kHz， 一小时所采数据为3 600×6 400个周期，一个脉冲代表0.001°。所以只要对输出的脉冲数进行累加，然后选用累加溢出的办法，计数到达1°便对累加器清零，一起输出一个脉冲，代表1°， 对该脉冲进行计数累加就能够得到电能值。
3 Simulink平台下的建模与仿真
有功电能计量芯片在Simulink环境下的结构模型如图6所示。为了核算便利，电压信号和电流信号为：100 cos(100πt)+30，一起参加高斯白噪声作为输入信号，IIR和FIR滤波器用FDATool规划，设置仿真时刻为1 s，累加显现成果4 995，差错0.1%。
4 有功计量模块仿真剖析
本规划选用自顶向下的规划办法，在顶层进行体系功用模块的区分和结构规划。各功用模块的行为规矩选用VHDL言语描绘，并逐一进行仿真和纠错，然后进行体系级的功用验证。最终，将生成的门级逻辑电路的网表下载到所选的FPGA芯片上，然后完结整个体系的规划。
在Quartus II平台下树立波形文件并仿真得到时序图如图7所示，由图可见电压电流输入数据x1、x2，仍按100sin(2×pi×50×t)+30的输入。通过滤波处理后的数据m和n输送到乘法器相乘，mul_result是乘法器输出， y1为DFC模块中的累加值，y是发生脉冲信号。
本文在研讨电能计量算法的基础上，运用VHDL硬件描绘言语完结了该有功电能计量芯片的模型，并运用QuartusII软件对体系进行了仿真，最终选用Altera Cyclone II FPGA新式芯片EP2C35F484C8完结了硬件测验。运用964个LE，占总数的2%，58 502个存储单元，占总数的12%，规划具有很好的扩展性，且精度高，能够运用此算法构成0.2S级三相电能计量芯片。
