导言
数字图画处理技能广泛地运用在信息处理范畴，怎么高效、灵敏地将实践国际图画数字化是信息处理的要害技能之一。本文依据FPGA技能规划了一个高速多路视频数据收集体系。依据Altera Cyclone II芯片，构建一个集成NiosII软核处理器、存储器、I／O接口、自界说外设的可编程片上体系体系（System On Programmable Chip，SOPC）。运用FPGA高速并行处理才能，可一起对多路视频数据进行视频解码，大大进步体系数据收集前端的处理才能。
SOPC体系是可编程片上体系，由单个芯片完结整个体系的首要逻辑功用，一起具有灵敏的可重构特性。可依据实践运用中的不同需求裁剪、扩大、晋级体系，并且软硬件体系均可编程。NiosII软核CPU的外设可由规划者自在装备，具有灵敏且运转速度快的特色。
1 体系功用及特色
1．1 功用描绘
本文所提出的体系以Altera公司CycloneII系列的EP2C70为中心，经过外接扩展板接入视频信号，可一起收集处理2～6路视频数据，将视频数据解码后提取出图画区域的RAW DATA。SOPC体系经过自界说FIFO接口缓存数据，运用DMA技能将视频数据搬移至存储区域，供后续程序调用。
1．2 体系特色
本体系首要具有以下特色：
①选用硬件描绘言语编写的视频解码模块可以高效地完结视频编解码作业，假如接入的视频信号编码格局不同，可以灵敏重构每路视频的解码模块，而不需求修正硬件规划。
②NiosII软核CPU可以灵敏地进行使命调度，合作Nios IDE软件编程环境，可以便利的对视频A／D收集芯片进行I2C总线装备。
③自界说FIFO接口缓存视频数据，确保数据衔接性和准确性，FIFO的缓冲区的长度和数据宽度均可以定制，针对每一路视频数据格局装备不同的FIFO缓冲区。
④选用DMA技能完结收集数据从SOPC外设到内存的搬移，减轻CPU的担负。
2 完结原理及体系结构
2．1 体系整体结构
整个体系首要分为SOPC体系、多路视频解码模块、视频A／D芯片绢、SDRAM存储器几大模块。SOPC体系和多路视频解码模块均由FPGA可编程逻辑资源完结。SOPC体系经过自界说FIFO（Custom FIFO）缓冲来自多路视频解码模块（Multi-channel Video Decoder Module）的数据，DMA完结数据从Custom FIFO到SDRAM的搬移作业，NiosII CPU经过Avalon总线对视频A／D收集芯片、自界说FIFO接口模块以及DMA操控器进行装备。体系整体结构如图1所示。
SOPC体系以NiosII处理器为中心，经过AvaIon总线作为操控信号和数据传输中枢，NiosII软核CPU及各类外设均挂载在Avalon总线上，本文SOPC体系中包含NiosII处理器、SSRAM、片上内存、JTAG操控接口、I2C总线操控接口、自界说FIFO接口、2个SDRAM操控器、DMA等。
2．2 视频解码模块规划
视频收集扩展板以TVP5150低功耗视频A／D芯片为中心，收集模仿摄像头信号，经A／D采样后量化编码成8位ITU-RBT．656视频编码格局输出，输出图画分辨率为720x 480，像素时钟为27 MHz。
视频解码模块具有两个功用：
①依据ITU-RBT．656并行接口规矩，将TVP5150芯片输出的数据流转换成YUV422的图画RAW DATA。
②对视频分辨率进行调整，调整为640×480的分辨率，当数据为有用区域像素时宣布数据有用信号，即对自界说FIFO的写恳求信号。
ITU-RBT．656协议中规则的信号中首要有3类：有用视频区域数据信号、视频守时基准信号、辅助信号。视频解码模块榜首部分使命要害是怎么快速检测ITU-RBT．656视频数据流中视频守时基准信号SAV／EAV。守时基准信号由4个字节的序列组成，其格局为FF0000XY，前3个字节FF0000为标志序列，最终一个字节XY表明该守时基准信号前后的数据行坐落整个数据帧的方位及该守时基准信号类型。最终一字节XY每一位的意义如表1所列。
F、V、H是标志位，取值可为0或1。F位标识图画数据是奇场数据仍是偶场数据，V位标识当时数据是否为有用数据，H位标识该守时基准信号为SAV仍是EAV。F、V、H标志位的取值与意义如表2所列。其间低四位P3～P0是由高4位经异或运算取得，用于F，V和H值校验和纠错码。 P3～P0的界说为：P3=VH，P2=FH，P1=FV，P0=FVH。
传统序列检测一般运用状况机来完结。本规划立异的运用滑动窗法来快速检测守时基准信号，这种规划程序结构明晰，在很大程度上削减了代码量。依据ITU-RBT．656协议中守时基准信号的界说，声明变量SAV=（Window==24’hFF0000）＆（iData［4］==1’b0）。其间Window声明24位寄存器，iData［7：0］是8位输入信号，这儿只取第4位。滑动窗更新时每次左移8位，低8位用输入信号补齐。
解码模块的第二个功用在调整分辨率的时分引进Skip信号，当Skip信号有用时，该像素点数据越过。本规划经过除法器操控Skip信号，将行像素计算器的输出值作为除法器的分子，分母为9，skip信号由除法器余数操控，当余数为0时Skip信号有用。选用这种计划将行像素点由720转换为640。
2．3 SOPC自界说FIFO接口
因为视频输入部分作业在27 MHz的时钟频率下，而NiosII软核CPU为了获取较高的体系处理才能，整个SOPC体系作业在100 MHz的时钟频率下。数据从外部进入SOPC体系的过程中因为时钟的不匹配，极易形成数据重复或丢掉，而异步FIFO正是处理这个问题的要害。选用异步FI FO作为数据缓冲接口，低速时钟域接纳来自视频解码模块的Raw Data图画数据，完结写FIFO操作；高速时钟域呼应DMA操控器的读恳求，由DMA操控器完结读FIFO操作。
多路视频数据存储接口模块经过SOPC的自界说外设完结，本规划针对多路视频数据收集，可依据每路视频数据的不同格局独自为每路视频数据定制存储接口。这种规划一方面降低了体系硬件结构的复杂度，另一方面确保每路数据独立并行传输，进步数据收集的功率。自界说外设接口遵从Avalon总线协议，依据建议数据操作的方法不同，分为Master和Slave两种，本体系的多路数据存储接口模块选用Salve形式。
自界说存储接口模块以FIFO IP Core为中心，经过与Avalon总线协议匹配，接纳NiosII处理器的操控信号。该模块运用QuartusII中Mega Wizard Plug-In Manager实例化FIFO IP Core，依据数据格局和体系资源归纳考虑，FIFO的数据宽度为8位，FIFO深度为1024。在这儿保存FI FO IP Core的读时钟信号readclk、读恳求信号readrequest、8位读取数据接口q［7：0］、8位写入数据接口 data［7：0］、写时钟信号writec lk、写恳求信号writerequest以及FIFO空状况信号rdempty。实例化后的FIFO模块如图2所示。
在SOPC自界说器材的装备过程中，依据咱们所要完结的功用，FIFO的写入端应为SOPC体系的对外接口，FIFO的读取端应与Avalon总线挂接，并能被DMA操控模块读取。图3为实例化后FIFO模块作为自界说外设引进SOPC体系时的接口装备。
2．4 DMA操控器模块
DMA操控器担任将自界说FIFO接口中的数据搬移至存储区域，每路视频数据源对应一个FIFO接口，每个FIFO接口配有一个DMA通道，各路视频数据的解码、存储互不影响。SOPC体系所支撑的DMA操控器IP Core传输形式有3种：
①存储器到存储器形式。这种情况下需求一起翻开发送通道和接纳通道，并且源地址和方针地址都是自增。
②存储器到外设形式。这种情况下只需翻开发送通道，并且源地址自增，方针地址固定。
③外设到存储器形式。这种情况下只需翻开接纳通道，并且源地址固定，方针地址自增。
本体系规划中，DMA操控器作业使命是将自界说外设存储接口的数据搬移至SDRAM内存中，所以选用第3种DMA操控器作业形式，即从外设到存储器形式。这种作业形式下，源地址是自界说外设的地址，是一个固定地址。而方针地址是SDRAM存储器地址，需求地址自增，在数据传输过程中，由DMA操控器主动完结方针地址自增操作。SOPC体系中的DMA操控器IP Core装备中的DMA寄存器的宽度巨细，决议了一次DMA传输所能传输的数据量巨细。本规划所需搬移的数据量为一帧图画巨细。
2．5 存储空间规划
本体系计划中依据开发板的资源，将多路收集的视频数据别离存储在两块SDRAM中，SOPC体系中两块SDRAM的基地址别离为SDRAM_0_BASE与SDRAM_1_BASE。一块SDRAM中存储的每路视频数据距离RAM_PROTECT_SPACE的地址空间，DATA_SPACE界说了每路视频数据存储在SDRAM中的预留空间巨细。由此可得第n路视频数据在SDRAM中的存储空间的地址。
开始地址：DATA_n_START_Addr=BASE_ADDRESS+RAM_PROTECT_SPACE。
完毕地址：DATA_n_END_Addr=DATA_n_START_addr+DATA_SPACE。
3 体系软件规划
本计划软件部分首要为TVP5150芯片初始化、DMA操控器的装备等。软件结构流程如图4所示。
4 试验成果
为查验高速多路视频数据收集体系的图画收集作用，体系外接4路摄像头一起收集图画数据，在实践视频数据收集过程中，多路视频图画显现衔接流通。将存储在SDRAM中的图画数据读取后，经过后期交融算法，交融成环境平面图画，实践多路图画收集交融作用如图5所示。
结语
本文依据FPGA规划了一种高速多路视频数据收集体系，该体系经过外接视频扩展板衔接多个视频摄像头，经过在FPGA内部构建视频解码模块，可以对每路视频数据并行解码，进步要求实时性的多路数据收集的功率，并可在不更改硬件规划的前提下对编码格局的数据选用不同的解码模块。SOPC体系的自界说FIFO接口可以高速缓存视频数据。经过DMA IP Core的运用，可削减Niosll软核CPU读取低速I／O接口数据所占用的时钟周期，进步整个体系的作业功率。
