一种根据最小均方算法的数字后台校对办法

　　王艾意（电子科技大学电子科学与工程学院，成都  610054）

　　摘 要：本文介绍了一种数字后台校对办法，针对在小工艺尺度下，电容匹配精度不高，然后影响ADC功能的问题，提出了一种适用于逐次迫临型模数转换器（SAR ADC）的数字后台校对办法。在MATLAB仿真环境中，给出了该办法的仿真成果。成果表明16位的SAR ADC在单位电容为3%的失配状况下，有用位数（ENOB）由12.1位进步至14.8位，无杂散动态规模（SFDR）由81 dB进步至100 dB。

　　关键词：SAR ADC；数字后台；电容失配校对；

　　0 导言

　　模数转换器（ADC）是衔接模仿国际与数字国际的桥梁，在纳米工艺节点下，SAR ADC具有功耗低、结构简略、易集成等特色成为研讨热门。但因为工艺差错，电容的匹配精度难以高于0.1%，成为影响ADC线性度的首要要素。

　　为了消除电容间的失配，除了较好的电容阵列地图之外，还需求对电容进行校对。校对办法包含数字校对与模仿校对。数字校对是指电容失配的消除在数字域完结，每一个电容的权重都对应一个数字码字。校对的目的是让数字权重迫临电容制作完结后在总电容阵列中所占的比重（即实在权重），然后消除电容失配。数字后台校对是指没有特定的校对形式，校对的进程彻底在后台主动进行。

　　因为电容校对的使用非常广泛，在不同使用场景下关于校对办法与要求也不同，国内外很多人对此进行了研讨。文献[1]选用了模仿域校对办法来消除非线性，可是额定的模仿模块会添加电路的噪声并添加硬件复杂性，且模仿电路不会跟着工艺的前进带来功能的明显前进。文献[2]提出了一种数字校对办法，可是在前台进行的，校对作业时需将正常采样进程中止，且校对系数不能随外部环境改动更新或许导致不准确。文献[3]提出了一种数字后台校对技能通过将伪随机噪声注入到输入中，可是减小了输入信号规模。

　　针对上述问题，本文提出了一种Vcm-based SAR ADC的数字后台校对办法，通过对输出码字在数字域的处理来补偿模仿域的非抱负特性。校对进程在后台进行，不影响ADC的正常采样和量化。文章第2节首要描绘该办法的作业原理及流程；第3节给出仿真成果；第4节给出终究定论。

　　1 数字后台校对办法原理

　　LMS（Least Mean Square，最小均方）算法来源于自适应滤波器的规划，但也能够使用在ADC的数字校对中。一种计划是供给一个输出所要趋近的抱负信号d(n)，一般是由准确的参阅ADC供给，如单斜式ADC或Σ-ΔADC，其精度较高但采样率较低。因而参阅ADC的采样频率为主ADC的L分之一，即主ADC在L次采样后才干进行一次迭代核算。

　　这种依据参阅ADC的LMS校对算法添加了电路的面积、功耗、以及复杂度，一种改善的计划是选用割裂式ADC的LMS算法。即把本来的ADC分为两个结构相同的ADC，电容值折半，两个子ADC一起对输入信号进行采样和量化，输出的均匀值作为体系终究的输出。尽管电容值折半噪声会随之加倍，但均匀操作也会使噪声折半，因而噪声和功耗比较原ADC不会添加。

　　当一个N位的ADC在量化完毕后，输入信号模仿值可表明为：

　　式中， D _i 代表每一位量化后的码字， ω _i 为该位对应的权重值，V _REF 为电容阵列的参阅电压。当电容没有失配时， ω _i 组成一组二进制权重序列，假如不考虑其他非抱负要素， D _i 便是输入信号 V _in 正确的量化后的码字。但因为电容在制作进程中存在随机失配，权重 ω _i不再是二进制权重序列，非抱负的权重序列会导致量化码字犯错，然后无法复原出实在的模仿输入信号。

　　选用割裂式ADC的结构图示目的如图2.1所示。

　　图中割裂式SAR ADC包含两个ADC子模块，每个ADC模块中DAC电容阵列选用非二进制编码电容阵列，两个ADC别离对同一输入信号进行采样和量化，它们的失配状况互不相同。

　　假定别离的实践权重为 ω _iA 和 ω _iB ，则输入信号可别离表明为：

　　假如将实践权重表明为抱负权重 ω _i，ideal和差错权重ξ _i 的和，则：

　　因而能够依据两个ADC量化后输出的码字将输入信号重写为：

　　因为两个ADC是对同一个模仿输入信号进行采样和量化，在不断迭代权重更新后，量化码字D _iA 和D _iB 会趋于持平，所以量化后的输入模仿差值可表明为；

　　假如差值为零，则权重 ω _iA 和 ω _iB 便是实在的权重，所得到的量化后的模仿值也是正确的，权重的迭代能够表明为：

　　其间 μ 为LMS的迭代系数，操控着迭代的速度与精度，一般取2的指数次方。较大的值能使权重更快迫临实践权重，可是简单遭到体系噪声的搅扰，或许呈现迭代过错。较小的值能够得到更准确的权重值，可是需求更多迭代次数，因而需求在速度与精度之间折中考虑。

　　综上所述，本文提出的电容阵列如图2.2所示。为了简化这儿只画出单端示目的，另一端与此相同。

　　图中电容阵列包含16位主DAC电容阵列与8位辅佐校对DAC电容阵列，采样办法为电容下级板采样，电容上级板均接在比较器的P输入端。主DAC电容阵列按高位到低位的次序C ₁ ~C ₁₆ 的电容值别离为5223C、5223C、5223C、2735C、1432C、750C、393C、206C、108C、57C、30C、16C、8C、4C、2C、1C，其间C为单位电容。辅佐DAC相同依照高位到低位的次序C _C1 ~C _C8 的电容值别离为8192C、4096C、360C、188C、98C、51C、27C、14C。

　　依据割裂式ADC的校对算法中两个ADC的作业形式不能彻底相同，不然当电容失配方向共一起，码字差错一向为零，无法被校对。为了改动ADC的作业形式，这儿通过辅佐校对DAC向主DAC注入了一个随机偏移量，然后改动ADC的量化轨道，进步ADC的线性度和动态规模。一起电容阵列为非二进制编码，引进了冗余量，能够弱化体系在量化进程中引进的动态差错，确保了DAC失配差错校对的可行性。

　　输入信号一起通过两个子ADC模块采样，采样完毕后DAC电容上级板电压可表明为：

　　因为SAR ADC的第一次比较成果只与采样值有关，电容还没有开端切换，这样会导致两个ADC最高位的电容会朝着一个方向切换，因而就无法被校对。这儿需求对最高位电容的切换进行独自处理，详细流程如下所述。

　　采样完毕后首要随机切换辅佐校对DAC电容阵列最高位电容C _C1 ，因为ADC为双端电容阵列，比较器的两个输入端别离衔接了DAC电容阵列，因而P端往上切，N端往下切，即P端衔接的DAC电容阵列的最高位电容下极板从共模电压切换到更高的电源电压，N端衔接的DAC电容阵列的最高位电容下极板从共模电压切换到更低的地电压。因而切换后N端上级板电压小于P端上级板电压，DAC电容阵列的上级板电压改动如图2.3所示。

　　因为P端电压大于N端，因而第2次比较器比较完毕后，P端主DAC电容阵列的最高位电容C ₁ 下极板会从V _cm 接到低电位地，N端电容C ₁ 下极板会从V _cm 接到高电位V _REF ，一起PN两头的辅佐电容阵列次高位电容C_C2 持续朝相反方向随机切换。

　　假定第2次电容切换后P端电压仍大于N端电压，在第三次比较完毕后，P端主DAC电容阵列的次高位电容C ₂ 下极板会从 V _cm 接到低电位地。N端电容C₂ 下极板会从 V _cm 接到高电位V _REF ，一起PN两头的辅佐电容阵列次电容C _C3 持续朝相反方向随机切换。即主DAC电容阵列的切换一定是朝着V cm 的方向进行，而辅佐DAC电容阵列的切换一向都是随机而且PN两头朝着相反的方向切换。

　　以此类推，直到8次比较今后，辅佐DAC电容阵列下极板均衔接 V _cm ，主DAC电容阵列剩余还未切换的电容按着 V _cm -based切换办法进行切换，终究得到两个ADC别离量化发生的不同的16位码字 D _iA 和 D _iB 。将两个输出码字 D _iA 与 D _iB 的差值作为差错信号衔接到LMS ω _iB 模块与LMS模块并依照公式2-9与公式2-10进行一次迭代处理。初始权重为规划电容值对应的二进制序列，迭代系数值取2 ^-16 。通过每次量化完毕后的不断迭代，直到终究输出码字D _out 的线性度到达要求，即能够为挨近实践电容值，消除了电容间的失配。

　　2 仿真成果

　　依据第2节的原理介绍，在MATLAB仿真环境中进行了行为级验证，证明了本办法能够有用地消除ADC中电容之间的失配，图3.1与图3.2为一个16位的SAR ADC通过数字后台校对后的成果，单位电容给3%的失配巨细，在无校对的状况下有用位数（ENOB）为12.1位，在校对之后进步至14.8位。在无校对的状况下无杂散动态规模（SFDR）为81dB，在校对之后进步至100dB。

　　3 定论

　　跟着制作工艺的特征尺度进入纳米量级，数字电路的集成度越来越高，一起电源电压也逐步下降。但模仿电路并未像数字电路相同获益于工艺的前进，相反跟着MOS管尺度和电源电压减小，准确匹配、高增益和大摆幅等目标更难完成，因而，选用数字信号处理的办法来处理模仿电路中的非抱负要素是一种趋势。本文提出了一种电容失配的数字后台校对办法，能实时跟从环境参数的改动，适用于SAR ADC，能有用消除电容之间的失配，明显地前进ADC功能。

　　参阅文献：

　　[1] SONG B S,TOMPSETL M F,LAKSHMIKUMAR K R.12-bit 1-Msample/s capacitor error-averaging pipelined A/D converter[J]."IEEE Journal of Solid-State Circuits,1988,23(6):1324-1333.

　　[2] YOSHIOKA M,ISHIKAWA K,TAKAVAMA T,et.al.10b 50MS/s 820µW SAR ADC with on-chip digital calibration[C]."2010IEEE International Solid-State Circuits Conference-(ISSCC),San Francisco,CA,2010:384-385.

　　[3] LIU W,HUANG P,CHIU Y.A12b 22.5/45MS/s 3.0mW0.059mm2 CMOS SAR ADC achieving over 90dB SFDR[C]."2010IEEE International Solid-State Circuits Conference-(ISSCC),San Francisco,CA,2010:380-381.

　　（注：本文来源于科技期刊《电子产品国际》2020年第05期第47页，欢迎您写论文时引证，并注明出处。）