前语：结合了MEMS和高分辨率锁相环电路的DCXO，能支撑最小量化噪声规划的高速数字锁相环路和不受频率牵引规模影响的相位噪声，合适于运用到各种射频
和通讯体系中。
时钟振荡器和射频体系
时钟振荡器作为频率组成锁相环的参阅信号源，广泛运用于各种射频体系的本地振荡器、时钟产生电路和通讯同步电路（见图1）。
本地振荡器经过锁相环路倍频，产生射频混频电路所需求的本振驱动信号。参阅时钟振荡器的频率准确度和安稳度决议了本振信号和射频收发器作业频率的准确度和稳 定度。
对频率精度要求不高的射频体系运用射频芯片内置振荡器电路与外接石英晶体谐振器组成参阅时钟振荡器，这能够到达10-4~10-5的频率精度。对频 率差错和环境安稳性要求更高的射频通讯体系需求独立的温补振荡器（TCXO）或频率能够微调的牵引温补振荡器（VC-TCXO）来到达10-6~10-7 精度等级。
恒温振荡器（OCXO）隔离了外部温度对振荡器的影响，使频率精度到达了10-8~10-9，能满意无线基站和高容量光纤传输网络节点的时刻和频率基准要求。
图1：时钟振荡器在射频体系中的运用
射频体系的时钟产生电路可供给数模和模数转化电路的取样时钟、基带数字信号处理器时钟、串行数据和时钟康复电路的本地时钟。作为时钟产生电路的参阅源，时钟振荡器的相位噪声和颤动功用，对模数信号转化的信噪比和数据传输误码率和康复时钟的颤动都有重要影响。
射频体系的通讯同步和颤动铲除电路也是时钟振荡器的重要运用。经过无线或有线信号传输和时钟康复进程，受信道噪声的影响，体系时钟的相位噪声和颤动会添加。 颤动铲除电路运用窄带锁相环路和具有低相位噪声特性的牵引振荡器（VCXO）对体系时钟相位噪声进行过滤，可获得低颤动的时钟输出。
全硅MEMS时钟振荡器的频率安稳性和相位噪声功用在最近几年取得了突破性的发展。MEMS振荡器也展示了优异的环境安稳性（全温度、冲击、振荡、电磁干 扰、电源噪声）和器材可靠性。
在架构上，全硅MEMS时钟振荡器结合了固定频率的MEMS谐振器和供给温度补偿和频率组成功用的、具有高分辨率的、分数N锁相环电路。根据这一架构现已 开宣布各种不同类别的时钟振荡器—从单端和差分信号输出的规范振荡器、TCXO、VC-TCXO、VCXO到数字操控振荡器（DCXO）。
本文介绍根据MEMS的DCXO和传统牵引振荡器在颤动铲除和通讯同步锁相环路运用中的比较。并以实例阐明怎么运用高功用DCXO和FPGA来规划一个简练的、全数字化的颤动铲除锁相环电路。
频率操控办法
振荡器可经过直接牵引频率或运用高分辨率锁相环调整频率来完成频率操控。直接牵引频率的 VCXO用调整变容二极管电压来改动谐振电路电容，而直接牵引频率的DCXO经过可编程开关切换不同的谐振%&&&&&%。
运用石英晶体谐振器的VCXO直接牵引频 率调整能够坚持低相位噪声，但牵引规模被约束在约±200ppm。当体系运用需求更宽的频率牵引规模和与晶体振荡器附近的低噪声特性时，用户更倾向于挑选 根据锁相环的MEMS操控振荡器架构，由于它们能够供给高达±1600ppm的牵引规模。
根据锁相环的MEMS VCXO内部电路包含一个模数转化器，将输入电压转化成数字信号，并驱动一个分数N锁相环来调理输出频率。该架构在牵引规模和VCO增益（Kv）的线性度 都优于直接牵引方法。
根据变容二极管的VCXO的VCO增益线性度仅为10%，而锁相环频率牵引的线性度能够到达0.1% 至1.0%。杰出的线性度使得锁相环路规划简化并在整个作业规模内愈加安稳。
可是，添加锁相环VCXO牵引规模通常会添加振 荡器输出的相位噪声，这是规划人员不愿意添加牵引规模的一个原因。DCXO能够处理这个问题。DCXO能够接纳数字化的频率牵引信号，并直接驱动DCXO 内部全数字化的锁相环反应分频器及调制器，不需求经过模数转化器，然后铲除了近载波相位噪声的一个来历。
DCXO能够做到在添加频率牵引规模而不添加近载波相位噪声，并具有优于1%十分线性的增益呼应，这可与最好的VCXO相媲美。DCXO供给许多可编程参数，因而，规划人员能够有更多Kv、输出频率、牵引规模参数的挑选。
DCXO参数的挑选
DCXO在实践运转环境下可用的肯定频率牵引规模（APR）是由振荡器电路的牵引范 围，频率安稳性和长时刻老化特性所决议的。
例如，一个±150ppm牵引规模，频率安稳性±10ppm和老化特性 ±5ppm的DCXO将有±135ppm的APR。假如振荡器的频率安稳性等级降到±50ppm， 则可用频率规模APR也削减到±95ppm。在满意体系标准前提下，规划人员或许需求考虑在所需振荡器安稳性和器材本钱之间的权衡。
图2：频率分辨率量化引起的相位噪声，DCXO 10 MHz输出，频率更新速率每秒25000次
运用DCXO的数字锁相环路规划需求挑选适宜的频率分辨率、频率更新速率和更新推迟，以尽量削减频率更新引起的量化相位噪声。经过进步频率更新速率和频率分 辨率，量化噪声能够降至振荡器本征相位噪声水平以下。
图2是不同频率分辨率调整下的10MHz DCXO相位噪声， 频率更新速率每秒25，000次。图中数据显现，假如DCXO频率调整的分辨率高于10ppb，频率更新引进的量化噪声可降至低于振荡器本征相位噪声的水 平，使得频率调整不会影响功用。
频率更新速率也是十分重要的规划参数，由于更新速率太低会导致DCXO在相对长的时刻累积较大的频率相位差错，然后导致较 大的频率调整数值和添加量化相位噪声。可是，关于一个能以1ppb分辨率调整的DCXO，即使是低至每秒2，500次的更新速率，也足以保证量化噪声不影响振荡器的功用（见图3）。
图3：频率更新速率对近载波相位噪声的影响，DCXO频率分辨率1 ppb
DCXO颤动铲除电路完成
运用于颤动铲除锁相环路的DCXO应具有足够高的频率更新速率，极高的频率分 辨率，低相位噪声功用和合适体系要求的频率牵引规模。图4是一个根据DCXO和FPGA的全数字锁相环路125MHz时钟的颤动铲除电路。
该规划挑选的 SiT3907 DCXO能够供给最高每秒25，000次的频率更新速率，1ppb的高频率分辨率，小于1 ps RMS（12kHz~20MHz）的积分相位颤动特性和最高达±1600ppm的线性牵引规模。
全数字锁相环电路包含输入时钟分频器，相位累加器、环路滤 波器，环路状况操控电路，可选的CIC滤波器，以及驱动DCXO芯片的串行通讯接口。
图4：根据DCXO和ADPLL的颤动铲除电路框图
相位累加器是一个启停计数器，由反应的DCXO时钟驱动。计数器周期的发动和完毕由输入时钟分频脉冲触发。输入时钟预分频值N决议了相位累加器的采样率。
环路滤波器需求坚持低带宽，一般不大于相位累加器采样率的十分之一。环路状况操控电路在检测到确定状况之后可下降环路增益，进一步进步噪声按捺才能。
图4的数字锁相环电路还包含两个附加功用，能够下降相位噪声和颤动。第一个功用是环路状况操控电路的更新或复位信号，可最小化相位差错的堆集。第二个功用是可选的CIC滤波器，可下降开环增益。没有打开CIC滤波器的开环增益H（s）为：
其间，N是体系时钟与相位比较器采样频率之间的比率。当环路滤波器增益在确定进程中的两个值之间替换时，C%&&&&&%滤波器可减轻增益改变对输出的影响。别的，调理增益Kp和Ki之间的份额能够添加安稳性、进步功用。
试验丈量该规划的相位噪声、相位颤动和颤动衰减的有效性。丈量数据显现对正弦信号调制颤动的衰减可高达60dB，并导致归纳相位颤动显着下降。
图5显现颤动 铲除电路对时钟信号的影响;从一个能观察到显着颤动的125MHz体系时钟开端，将宽带相位颤动从157 ps RMS降至3.5 ps RMS，产生了一个合适通讯和网络运用的高功用、低颤动的输出时钟。
图5：比较带颤动的125 MHz体系时钟输入（黄色，顶部）与颤动铲除后的输出时钟
