在磁浮列车的工程实践中，电磁噪声的存在显着下降了悬浮操控体系的功用，导致列车转向架振荡，一起电磁铁因为电流改变敏捷会发生很大的噪声，因而有必要采纳办法减小噪声的影响。可是，一般的滤波器规划并不能很好地处理问题。本文在剖析传感器信号中噪声特性的基础上，提出了经过避开首要噪声继续时刻进行A/D采样的办法。试验证明了该办法的有用性和实用性。 
1 体系组成
悬浮操控体系由DSP、FPGA、A/D转化器、传感器、功率斩波器和电磁铁等单元组成。操控的意图是坚持电磁铁与轨迹之间的距离安稳，为磁浮列车供给安稳的支撑。体系结构见图1。其间A/D转化器选用MAXIM公司的MAX125，它是一种带同步锁存的14位4输入A/D转化芯片，4路一起作业时最高采亲朋速率为76ksps，用于采样传感器的输出信号。DSP选用ADI公司的ADSP2181，用于操控算法的核算。FPGA选用ALTERA公司的EPF6016，用于发生PWM波和完结一些辅佐功用。传感器包含空隙传感器和电流传感器。功用驱动彩IGBT组成的半H桥网络，如图2所示。功率管T1、T2由PWM波形驱动。PWM波为高电平时导通，低电平时关断，功率管关断时经过功率二极管D1、D2续流。图中的A是招引网络，防止反冲电压过高损坏器材。该电路的特点是：当一个周期内T1、T2导通时刻小于50%时，电磁铁上电流为0。 
2 降噪算法原理
在悬浮操控体系中，噪声具有其本身的显着特片。调查空隙、电流等传感器的输出信号可以看到，除了幅值不大的白噪声外，首要是与斩波器PWM频率相关的脉冲噪声。图3是试验中示波器测量到的波形，其间2通道显现的FPGA输出的PWM驱动波形，1通道显现的是空隙传感器的输出波形。从该图可以看出二者之间的对应联系：传感器输出信号上的噪声在每个PWM周期内呈现两次，分别在PWM电平翻转（低-高，高-低）1μs之后开端呈现，时刻大约继续3μs.
该噪声是由功率管开关动作引起的，幅值很大是影响悬浮功用的首要噪声。它并不是白噪声，在时域上它是具有很大能量和必定宽度的脉冲，一旦被采样到，就会对操控功用发生较大影响，甚至会导致体系失控；在频域上，它的频谱散布在从低频到高频的较大规模内，一般的滤波办法对其力不从心。
一般选用屡次采样取中心值的办法来消除强噪声的影响。这种办法在战胜噪声方面是有用的，但存在两个缺陷：（1）信号收集所需时刻长，影响总的核算时刻；（2）得出的信号序列不是等距离的，无法对信号进行差分运算。这些缺陷直接影响了操控器的规划，因而有必要寻觅新的处理途径。
如前所述，悬浮操控体系中强噪声呈现的时刻与PWM波驱动信号密切相关。下面剖析FPGA中PWM波的发生机理。FPGA中设置了两个计数器，计数器1（TM1）发生固定频率的脉冲，即PWM波的频率，体系中是20kHz;计数器2（TM2）的计数值由DSP写入，对应PWM波的高电平宽度，即操控量。参照图4，当TM1计满时会一起触发下列动作：（1）PWM波的输出翻转为高电平，驱动IGBT；（2）发动TM1从0开端计数；（3）发动TM2从0开端计数。而当TM2计满后，会触发PWM波的输出翻转为低电平，关断IGBT。 
从图4中可以看出两点：（2）对应TM1的计满脉冲P11、P12…的噪声是周期性的，且与PWM周期相同；（2）对应TM2的计满脉冲P21、P22…的噪声也是每个PWM周期呈现一次，但因为TM2每次计数的值不同，噪声不是周期性的。
根据以上剖析，本文提出了如下A/D要样算法：
(1)在每个PWM周期内对信号进行一次A/D采样。
(2)在FPGA内设置第三个计数器TM3。
(3)当TM1的计满脉冲到来时，发动TM3从0开端计数。
(4)TM3的计数值设为5μs，用它的计满脉冲去发动A/D转化。
(5)A/D芯片完结转化后，经过中止告诉DSP读取数据。
该算法的长处是：
(1)每个PWM周期采样一次信号，则采样频率为20kHz。而磁悬浮操控体系的频带比较窄，ff system fsample建立，可见这样的采样频率充沛满意操控的要求。 
(2)PWM波的上升是周期性的，因而A/D芯片发动转化的时刻也是周期性的，采样到的数据是等距离的。
(3)A/D芯片MAX125有锁存功用，锁存模拟信号大约需求1μs，在算法中，锁存动作在PWM上升沿后的第5μs开端，第6μs完毕。从图3可以看出，这个时刻段内模拟信号上的强噪声现已消失，不会被采样到。这便是算法的中心思维——避开强噪声再进行采样。
那么，会不会呈现因为PWM的有用电平继续时刻过短，导致A/D采样到IGBT关断动作发生的强噪声呢？存在这种或许。但这可以经过在操控算法中采纳办法防止。当PWM波的高电平占空比小于50%的时分，电磁铁上没有电流。因而可以在操控算法中设定一个PWM波高电平占空比的下限，这儿取30%。这样丝亮不会影响操控成果。PWM频率为20kHz，则每个PWM周期最少输出15μs的高电平。而A/D芯片在PWM波翻转成高电平后的第5μs到第6μs之间进行信号获取，彻底避开了IGBT关断动作的影响。
3 算法完结
在FPGA中设置一个定时器，设置计数周期为5μs。当PWM电平由低到高翻转时，发动计数器开端计数。计满5μs今后发动A/D转化。A/D转化完结今后经过中止告诉DSP读取A/D转化的成果。详细规划见图5。
图5
FPGA电路逻辑阐明：
输入信号为pwm、data[7..0]、wr_addr1、clk_20m，输出信号为ad_start。其间pwm为频率20kHz的PWM波，data[7..0]是dsp的低位数据总线，初始化的时分经过它向寄存器写入数值0x64(即十进制的100，1s 20M х100=5 μs)，wr_addr1是写出地址信号，clk_20m是频率为20MHz的时钟信号。输出信号ad_start用于发动A/D转化。
在一个PWM周期到来的时分，顺次发生以下动作：（1）pwm信号由低变高，触发D触发器，使能计数器，开端计数。（2）当计数器计到100时，它的输出q[]悉数变为0，然后触发与其相连的D触发器，Q输出变为0。（3）下一个clk_20m的时钟将该触发器的Q输出康复成1。这样就在ad_start信号线上形成了一个脉冲，用于发动A/D转化。（4）与此一起，Q变使得与cnt_en相连的D触发器输出1，制止计数器计数，直到下一次pwm波形变高。
本文所评论的降噪算法及其硬件完结在磁浮列车单转向架上进行了试验。经过比照可以看出，选用降噪算法今后悬浮体系的振荡显着下降，噪声也减小到可以接受的规模。以上经过剖析体系中的噪声特性，规划了一种经过避开首要噪声继续时刻进行采样的降噪算法，并经过FPGA进行了完结。经过试验，证明该办法显着下降了噪声对体系的影响。经过试验，证明该办法显着下降了噪声对体系的影响，提高了操控功用。该办法适用于选用半桥驱动拓扑结构一类的功率放大电路。
