1 引 言
频率组成技能迄今已阅历了三代：直接频率组成技能、锁相环频率组成技能、直接数字式频率组成技能。直接数字式频率组成(Direct Digital Frequency Synthesis，DDFS或DDS)是第三代频率组成技能的标志，他的首要特点是计算机参加频率组成，既能够用软件来完成，也能够用硬件来完成，或二者结合。直接数字式频率组成器的最大长处便是频率切换的速度极快(可达几微秒)，并且频率、相位和起伏都可控，输出频率安稳度可达体系时钟的安稳度量级，易于集成化，更首要的是因为计算机参加频率组成，故可充分发挥软件的效果。尽管现有的专用DDFS芯片的功用也比较多，但操控方法却是固定的，因而纷歧定是咱们所需求的。本文运用80C51单片机、D/A转化器以及一些外围寄存器规划的直接数字频率组成器，电路规划简略、频率操控灵敏，具有杰出的实用性，信号精度差错也在答应规模之内。
2 DDFS的基本原理和整体框图
DDFS基本上由5部分组成，频率码锁存器(FR)、相位累加器(PA)、ROM(正弦表)、数/模变换器(D/A)、低通滤波器(LPF)，他们在时钟的统调下作业。
首要，把一个单位起伏的正弦函数的相位在0～2π弧度内分红尽可能小的等距离点，若用A位二进制数表明，分红2A个距离点，则最小相位距离应是：
算出相应相位点的单位正弦函数值，并用D位二进制数表明，写入有A位地址线、D位数据线的ROM中，构成一个所谓正弦表。组成频率的进程是操控改动相位增量(即相位越过的最小相位距离θmin的数目)，因为相位增量不同，在一个正弦周期内的取样点就不同，而取样是在体系时钟操控下进行的，即取样周期是必定的，这样，依据相位增量的累加和所对应的点(代表相位值)从ROM中读出相应的函数值所构成的量化正弦波的周期也随相位增量的改动而改动，然后到达组成所需频率的意图。
相位累加器依据频率码锁存器中的频率码k每个时钟累加一次，其输出一方面(N位)回到加法器的另一个输入端作为下一次累加的被加数，另一方面(A位)作为ROM的地址码对ROM寻址，读出相应的正弦函数值(二进制代码)，经过数据缓冲器安稳之后送到D/A变换器，得到一个幅值对应于PA输出相位点的正弦函数值。下一个时钟到来，累加器再添加一个k值，ROM相同读出累加器输出的A位地址码所对应的正弦值，再送至D/A变换器。如此下去，相位累加器输出值是一个阶梯式的，相应地，D/A的输出是一个以正弦为包络的阶梯波。相位累加器的溢出正好对应着阶梯正弦波的一个周期完毕，再开端下一个周期。经低通滤波器的滑润滤波得到频率为f0的正弦波。因为时钟周期Tc=(1/fc)是定值，并且是高安稳的，所以输出频率亦很安稳。
频率分辨率为：
输出频率为：
式中N为相位累加器的位数，愚为频率码。假如N=A，设定的k便是每个时钟PA所越过的最小相位距离数。N的添加意味着频率分辨率的进步，可是A的添加却意味着ROM容量的添加，使设备复杂化，故一般N>A。本规划中的参数设置：N=12，A=10，D=8。
3 体系首要功用模块的详细完成
3.1 频率码锁存器(FR)、相位累加器(PA)
频率码锁存器由2片8位D型锁存器74LS373构成，第Ⅱ片只运用D0～D3，构成12位的频率码。相位累加器由3片4位全加器74LS283构成，构成12位的加法器。加法器的输出经过2片寄存器74LS273后一方面(12位)反应到全加器的输入端作为被加数，另一方面(10位，放弃低2位)作为地址码对ROM寻址，而频率码锁存器输出的频率码k作为加数。此处寄存器74LS273首要起数据缓冲的效果，他们都是在时钟上升沿作业。
3.2 ROM正弦表
ROM正弦表用单片机80C51内部的程序存储器来完成。因为相位累加器输出的地址A是10位，而每个正弦函数值用8位二进制数来表明，所以正弦表的容量是1 kB。80C51的片内程序存储器容量为4 kB，彻底满意，因而不必再扩大片外程序存储器了。用80C51的P3.1，P3.0以及P1.7～P1.0作为10位地址的输人口，用查表程序依据地址读出相应的函数值，再由P0口输出，送至D/A转化。
所谓查表法，便是预先将满意必定精度要求的表明变量与函数值之间联系的一张表求出，然后把这张表存于单片机的程序存储器中。这时自变量为单元地址，相应的函数值为该地址单元中的内容。在微机运用体系中，一般运用的表均为线性表，他是一种最常用的数据结构，是n个数据元素a1，a2，…，an的调集，各元素之间具有线性的方位联系。每次查表时，首要将P3.1，P3.0以及P1.7～P1.0，输入的10位地址寄存在20H，21H两个单元中(高字节在20H)，他将作为查表时的地址偏移量(函数值寄存在程序存储器的实践地址=表首地址+偏移量)。
3.3 数/模转化器(D/A)
数/模转化器DAC0832输入数字量是8位，参阅电压Vref的作业规模是-10～+10 V，经过他将外加高精度电压源与内部的电阻网络相衔接。芯片内有一个8位输入寄存器和一个8位DAC寄存器，构成两级缓冲结构。这样可使DAC转化输出前一个数据的一起，将下一个数据传送到8位输入寄存器，以进步数/模转化的速度。DAC0832与80C51的接口电路如图3所示，80C51的P0口直接与DAC0832的数字输入DI7～DI0相接，80C51的WR与DAC0832的WR1相接，P2.7与片选端CS衔接，芯片选用的是单缓冲方法。这时芯片的地址为7FFFH。
3.4 体系时钟的发生
体系时钟可运用80C51的守时/计数器发生。时钟频率要依据最高输出频率确认，一般fc≥4f0max，而低通滤波器的截止频率为最高输出频率。本规划中时钟频率要求为50 kHz，则要用守时器输出周期为20μs方波。选用守时/计数器T0，作业于方法0，输出为P2.0引脚。20μs的方波可由距离10 μs的凹凸电平相间而成，因而只需每隔10μs对P2.0取反一次。因为试验用80C51的时钟频率为12 MHz，因而计数初值：
4 软件规划
4.1 ROM查表程序
5 结 语
经过示波器调查能够看到明晰的正弦波形，经过计算机改动频率码k，能够得到不同频率的波形，且输出频率随频率操控字的增大而增大。但输出频率超越13 kHz时，输出波形显着失真，这首要由D/A转化、低通滤波等部分发生的杂散所形成的。因为DDFS选用全数字结构，不可避免地引入了杂散。其来历首要有3个：相位累加器相位舍位差错形成的杂散，起伏量化差错(由存储器有限字长引起)形成的杂散和DAC非抱负特性形成的杂散。
本文的规划是以发生正弦波为例，实践上只需在DDFS的波形存储器寄存不同的波形数据，就能够完成各种波形输出，如三角波、锯齿波和矩形波，乃至是恣意波形。别的只需在DDFS内部加上相应操控，如调频操控FM、调相操控PM和调幅操控AM，即能够便利灵敏地完成调频、调相和调幅功用，发生FSK，PSK，ASK和MSK等信号。在通讯、雷达、电子对抗、导航、广播电视、遥控遥测、仪器仪表等范畴具有广泛的运用远景。
