摘要：本实训渠道着眼于进步高职层次学生的作业才干，环绕典型的数字通讯体系模型，规划了扩展性强、可测性好的FPGA中心板，并开发了多个配套的功用模块。凭借着FPGA强壮的硬件可编程才干，创设了分层递进的试验形式。学生经过逐渐深化的试验项目，牢牢掌握数字通讯体系构成的根本要素，一同开始掌握完结现代通讯产品的典型技能手段。
通讯体系的全面数字化是通讯展开的必然趋势。高职院校以《数字通讯体系》代替《通讯原理》契合作业的展开和企业对人才本质需求。作为电子信息类专业中心课程，因为课程内容笼统，理论较深，有必要凭借试验环节来协助学生了解。而传统的通讯原理试验仅仅是对体系中单元模块进行原理的验证，学生无法在试验中树立体系的概念，严重影响了后续专业课程的学习。
现在市场上的通讯原理试验箱大多以本科《通讯原理》课程为规划蓝本，首要展开单元电路的验证性试验。这明显不能满意高职层次的培育目标，难以推进学生的专业技能的进步。
本实训渠道选用了模块化规划，只需替换相应模块，就可以完结不同的试验。一同充沛考虑到构建体系概念的重要性，在规划体系试验时，学生需求掌握了最根本的通讯体系组成要素，才干完结试验，这关于强化学生的体系概念，起到了很大的效果。
1 渠道规划计划
本数字通讯实训渠道将各个单元试验模块与数字通讯体系的模型有机的结合到一同，并充沛考虑到实践通讯电路与传统通讯试验电路的不同，规划了如图1(a)所示的渠道结构。实训渠道分为两个部分：硬件试验区和软件试验区。
1.1 硬件试验区
依据数字通讯体系模型，规划制作了FPGA中心开发板、信号源模块、信源编码模块、信道编码模块、数字调制模块、数字解调模块、同步模块、信源译码模块、信道译码模块。学生既可以经过完结各个单元电路的试验，了解通讯中重要的性能指标，又可以经过各单元模块组成数字通讯体系，了解构建通讯体系的根本要素，强化体系概念。
1.2 软件试验区
依据FPGA中心开发板，首要为硬件区电路供给各种作业时钟信号，其次学生可以经过VHDL言语编程完结各个试验模块的功用。在软件试验区，还规划了功用测验区，学生将软件下载至中心开发板中，可以展开信号测验与软件调试等相关试验。终究，以FPGA敞开模块为中心，运用软硬件渠道把相关模块进行整合，将数字通讯体系构建在一个芯片的内部。SOC(片上体系)是现在通讯体系的最佳完结计划，让学生开始树立SOC的根本概念并了解通讯体系规划流程，有助于他们的作业展开。
2 体系硬件规划
实训渠道的硬件规划充沛考虑其实用性，易操作性以及与实践通讯体系的结合度，并结合高职教育特色，选用了6+2的规划形式。其间“6”是完结数字通讯的根本模块：FPGA中心开发板、模拟信号发生模块、信源编解码模块、信道编解码模块、数字调制与解调模块、信号输出模块。“2”是两个扩展模块：无线数字通讯发射模块和无线数字通讯接纳模块。限于篇幅原因，本文首要介绍FPGA中心开发板。
2.1 中心开发板功用
1)为硬件试验区模块供给时钟信号、伪随机序列等各种作业信号;
2)为软件试验供给敞开的硬件渠道.使得试验成果愈加直观;
3)展开电子规划开发和验证.进步学生的归纳软硬件规划立异才干。
开发板电路包含：主芯片电路、晶振电路、电源电路、下载接口电路、扩展接口电路以及测验区电路。结构框图如图1(b)所示。
2.2 主芯片电路
本规划选用Altera公司的Cyclone系列芯片，型号为EP1C3T144C8，该芯片是Altera公司推出的低价格、高容量的FPGA，在实践运用中被广泛的选用。电路图如图2(a)所示。
2.3 FLASH存储电路
因为FPGA芯片掉电后程序丢掉，为保存程序数据，要在硬件上增加存储电路。本规划选用规范串行装备器材EPCS1，存储容量为1Mbit的FLASH存储芯片。电路图如图2(b)所示。
2.4 I/O接口电路
为了加深学生对通讯体系硬件电路作业进程的了解，将部分I/O口经过独立测验孔的办法规划在开发板上。学生经进程序，将输出信号设定在预留的I/O口，然后以导线衔接的办法，将信号送至相关模块的电路中。什物相片如图2(c)所示。
2.5 扩展接口电路
扩展接口有2组15×2的排针，除了引出其他的I/O口，还将VCC、GND以及CLOCK等也规划在扩展接口。这为后续扩展外围电路供给了极大的便利。其间VCC具有多种电压，可以满意不同器材的运用。电路图如2(c)所示。
3 体系软件规划
软件规划选用QuartusⅡ9.0进行开发，规划分为两个层次：一是首要完结时钟信号发生、信源编译码模块、信道编译码模块以及数字调制解调等数字通讯体系中单元电路的软件功用;二是依据软件无线电规划思路，经过Quartus自带的SOPC Builder规划出贴合实践产品功用的可编程片上体系。
3.1 根本功用
以分频模块为中心，为根本试验模块供给必要的时钟信号，学生可以经过编程改动时钟信号频率，改动电路作业状况，然后加深对电路原理的了解以及实践电路调试过程。
在规划软件模块时，还充沛考虑相关模块在通讯体系中逻辑关系，经过软件可将根本模块进行衔接，完结最简化的数字通讯体系。
3.2 体系模型规划
顶层衔接图如图3(b)所示。FPGA开发板上的20 MHz有源晶振作为总的时钟信号输入，经过分频模块t分频后可以发生多种频率的时钟信号，其间2 kHz作为输入时钟送入m序列模块(pn2k)，发生2n-1位PN序列，该序列作为数字基带信号用于体系的信源输入。
信道编译码选用HDB3码编码办法，将PN序列送至hdb1模块中进行编码，因为HDB3码是一种双极性码，而QuartusⅡ软件它无法辨认-1，在它的波形仿真中只要1和0，因而这儿选用了双路输出，其间datap中的高电平代表的是HDB3码中的+1，datan的高电平代表HDB3码中的-1，将两路信号相减即可得到相应的HDB3码。编码模块的时钟信号为32 kHz，由分频模块供给。
两路信道编码信号datap和datan别离送入两个数字调制模块PL_FSK，本规划中选用了2FSK的调制办法，两个载波由分频模块供给的1.024 MHz信号，别离经过12分频和6分频得到。其两路已调信号输出端口为fskp和fskn。
上述为发送端模块的剖析，下面简略介绍接纳端模块的规划流程。
两路已调信号fskp和fskn别离送入数字解调模块PL_FSK2，规划思路是别离对已调信号和clk分频信号进行计数，然后对两个计数值进行判定，然后复原出两路基带信号fskdatap和fskdatan。
将fskdatap和fskdatan送入信道译码模块hdb3_decode，依据HDB3码的特色首要检测出极性破坏点，即找出4连零码中增加V码的方位(破坏点方位)，其次去掉增加的V码，最终去掉4连零码中增加的B码以将其复原成NRZ码PN序列dataout。
以上便是经过软件完结根本数字通讯体系的整个规划流程，仿真波形如图3(a)所示。
其间，clk为体系输入总时钟，pn2k为数字基带信号(伪随机码)，start1为数字调制解调模块使能信号，datap代表HDB3码中+1的波形，datan代表HDB3码中-1的波形，fskp为datap的FSK已调信号，fskn为datan的FSK已调信号，dataout为译码后的数字基带信号(与pn2k共同，但有推迟)。
3.3 片上通讯体系的规划
运用QuartusⅡ自带的SOPC Builder可以较为简略的规划出契合要求的可编程片上体系，以中心开发板上的晶振为基准时钟，经过片内PLL可以进行分频或倍频操作。将编译码模块与位同步模块以及调制与解调模块连通后，片上体系根本可以完结对高速数据精确、安全的发送和接纳，片上体系CPU内核如图4(a)所示，体系整体架构如图4(b)所示。
4 体系实测
为确保高职层次的学生可以愈加直观的了解掌握数字通讯体系的相关概念，为后续专业技能培育奠定坚实的根底。整个实训渠道的完结环绕着FPGA中心开发板，选用了分层递进的试验形式，逐渐培育学生的相关专业技能。
4.1 选用硬件模块搭接的办法构建体系
经过实训渠道中各个单元模块，依照数字通讯体系的根本模型，进行输入输出信号的衔接。FPGA中心开发板首要为各个模块供给所需的时钟信号、伪随机码等作业信号。学生在构建最简化的数字通讯体系进程中，一方面稳固了通讯体系的根底知识，另一方面也训练了学生FPGA软件根本运用才干，为后续杂乱程序编写供给技能保证。
4.2 经过FPGA软件完结通讯体系模型
选用QuartusⅡ软件，运用VHDL言语及图形化编写办法，依照通讯体系模型及整体程序的需求，进行分模块规划以及顶层衔接。在规划软件模块时，对要害测验点进行芯片引脚设置，经过对中心开发板相关测验点进行实测，强化了学生对数字通讯体系根本架构的认知，让学生掌握测验仪器的根本运用办法。一同，进一步进步学生关于FPGA软件编写的才干。实测波形如图5(a)(b)所示。
4.3 完结片上通讯体系开始规划
跟着技能展开，当时数字通讯体系已悉数选用了片上体系的规划办法，以可编程的硬件为渠道，搭载特定的体系软件，然后完结牢靠高效的通讯。因为该部分试验具有必定的理论深度和技能难度，在详细教育施行中，挑选部分根底厚实、着手才干强的学生进行SOPC片上体系规划试验，强化实践技能，进步他们的作业竞争力。
5 结束语
本实训渠道从实践技能需求下手，贴合高职层次通讯专业才干培育目标，掌握数字通讯体系中最中心的技能概念。选用硬件实测与软件仿真相结合的试验形式，既稳固学生对中心技能的了解，又强化学生对通讯体系根本构成要素的认知，一同也让学生了解了现代通讯体系典型的完结办法。
