0 引 言
雷达作为一种特别的无线电配备，也必定遵从从模仿到数字再到软件化这样的开展路途。数字波束构成技能被视为新一代雷达一切必要选用的技能，它保留了天线阵列单元信号的悉数信息，并可选用先进的数字信号处理技能对阵列信号进行处理，可以获得优秀的波束功用，方便地得到超分辩和低副瓣的功用，完结波束扫描、自校准和自适应波束构成等。正是因为以上特色，DBF技能的成功运用必将对现代雷达技能的开展发生严重的影响。
在数字波束构成技能的工程化过程中，也遇到了一些问题。首要包含：数据传输量太大，特别当阵元数较多时，这样就约束了通道的添加；来波方向估量和权值更新核算量太大，使得权值更新速度比较慢，无法在一些高速运动的载体上运用；当阵列数较多时，高速实时波束构成器的复乘运算消耗较多的资源，特别是需求构成多个波束的情况下。本来的DBF体系就遇到数据传输瓶颈问题，采样数据只能通过PCI总线进行传输，无法确保一切通道的数据都实时传输，因此只能做需求数据较少的测向作业，并不能做实时波束构成。为了战胜这些困难，这儿将测向数据和波束构成数据分隔进行传输，选用LVDS技能处理多通道高速数据传输，挑选内置高功用DSP内核的高密度FPGA并行完结波束构成中的很多复乘运算。

1 DBF体系组成
DBF体系包含阵列接纳天线、多通道接纳机、多通道数据收集板、FPGA波束构成板、DSP权值核算板、外部时钟触发模块、工控机等单元，如图1所示。接纳机一般选用超外差方法，完结阵列接纳信号的下变频、滤波，并将信号扩大至A／D改换所需的水平。DBF体系最首要的功用便是完结来波方向估量(测向)和波束构成，DSP权值核算板承当来波方向估量和权值核算使命，权值核算要依据测向成果和波束扫描，以及对抗干扰的要求归纳考虑得到，FPGA波束构成板承当全阵波束构成使命。波束构成器依据权值核算成果，通过对数字化的阵列单元接纳信号进行复加权运算，构成所需的接纳数字波束。
该体系中，由4块四通道收集板ICS554完结16阵元中频信号的模／数转化和数字下变频。为了完结一切通道的同步，收集板均作业在外部信号触发方式，外部采样时钟彻底同步；来波方向估量和权值更新核算由DSP权值核算板完结，运算需求的每个通道数据量一般并不大，ICS554将测向所需数据通过PCI总线传送给DSP权值核算板；FPGA波束构成板要完结全阵的波束构成，就要对每个通道的数据复加权求和，得到终究所需的波束，因此需求传输数据量很大，4块ICS554通过LVDS将高速数据传输到FPGA波束构成板；权值由DSP权值核算板核算完结后，通过自界说的串口通讯发送到FPGA波束构成板。

2 实时数字波束构成器规划
2．1 高速数据收集与传输
该体系中，因为信号带宽比较宽，挑选ICS公司四通道的收集板ICS554完结数据收集使命，ICS554是ADC和数字下变频(DDC)集成化的产品。ADC决议了体系的动态规模，依据ADC的位数K，以每位6 dB添加，并跟着以dB标明的并行接纳通道数目N添加。ICS554的组成如图2所示，它首要包含4个独立的14 b／105 MHz模／数改换器AD6645，4个正交下变频器(QDDC)GC4016，1个100万门的用户可编程FPGA(Xilinx XC2V1000)，2个512 KB的FIFO和1个PCI接口芯片QC5064。其间，AD6645的输入信号带宽可达50kHz～200 MHz，最大无虚伪动态规模(SFDR)为92 dB(10 MHz±50 kHz)，每个GC4016内部包含4个独立的DDC通道，每个通道都可独立操控其本振频率和初始相位，频率分辩优于24 MHz，全频段的掩盖使得每个GC4016同享一起的射频前端与A／D转化器，大容量的FIFO用于缓冲输出数据，FPGA则可用于对输出信号进行开始处理。ICS554具有较高的稳定性，优异的非线性以及正交等体系特性，灵敏性比较强。ICS554的可编程操控参数通过装备不同的寄存器来完结。

该体系共16个天线单元，A／D采样频率105 MHz，通过数字下变频后构成30 MHz的I，Q两路24 b数据流，假如将一切数据传输到后端FPGA波束构成板进行处理，那么每块ICS554收集板每秒需求传输的数据量为：
4×2×24×30 Mb／s=5．625 Gb／s
考虑到收集板ICS554并未供给更高功用的数据传输总线，要完结5．625 Gb／s流量的数据传输很困难，因此运用板上预留给用户的FPGA资源，先在收集板中做一次子阵的波束组成，将同一收集板4通道的I，Q两路数据进行加权求和，得到组成的I，Q数据，数据流量下降为1 440 Mb／s。
收集板ICS554与FPGA波束构成板之间的衔接选用LVDS技能，低电压差分信号(Low Voltage Dif-ferenTIal Signaling，LVDS)是一种用低摆幅的差分电压串行传输信号的技能。这种信号能在差分PCB导线对或平衡电缆上以几百Mb／s，甚至上Gh／s的速率传输，具有低电压、低辐射、低功耗、低本钱、强抗干扰才能和可内含时钟等长处，特别适用于对传输间隔有要求设备间的高速数据传输。可是，LVDS只界说了信号电气规范，作为一个完好的数据通讯规范还需求相应的数据传输操控。为了进步功率，运用不含帧结构的数据直接传输，一起为了尽量添加数据传输的通道，撤销发送端和接纳端之间的操控信号，运用不接连的发送端时钟．仅在发送端数据有用时，给出发送时钟。这种情况下，接纳端可以运用一个高于发送时钟的接连时钟对发送时钟进行采样来确认数据是否有用。

收集板ICS554自身给用户预留有64个通用I／O口，可以将其装备为LVDS的I／O口，这样可以进步数据传输才能和抗干扰功用。数据传输流程如图3所示，ICS554内部FPGA先将24 b的I，Q数据流并／串转化。VHDL言语的状态机完结并／串转化很简单，然后由LVDS发送模块将LVTTL信号转化成LVDS信号进行发送，接纳端FPGA波束构成板首要将接纳到的LVDS信号转化成LVTTL信号，然后进行数据同步，再通过串／并转化，将串码康复成24 b的I，Q数据。因为运用ICS554供给给用户的通用I／O口装备为LVDS差分对，差分对的相位、互耦等都没有很好的考虑，并且不能选用专用的平衡电缆衔接，因此有必要下降传输速率，以减小传输误码率，增强牢靠性，一起考虑装备9位的LVDS口，8位并行传输数据，1位发送时钟信号，LVDS传输速率为：
30×2×24／8=180 Mb／s
实践测验也标明，180 Mb／s的传输速度LVDS差分对可以牢靠的作业，FPGA波束构成板正确地接纳到收集板ICS554的数据。

2．2 实时波束构成核算
如前所述，整个实时波束构成分为两次，首要在收集板ICS554中完结子阵波束构成，然后再到FPGA波束构成板中完结全阵的波束构成，怎么确保整个核算的实时性是要害。
波束的构成，其实便是对A／D改换后数字信号进行起伏和相位加权，波束的特性如波束指向、副瓣电平、主瓣宽度等彻底由权值决议。权值核算首要考虑两方面的要素，首要要对各通道进行幅相校准，战胜各通道纷歧致和互耦的影响，然后完结空域滤波，完结期望的波束指向。首要幅相校准，关于第i单元：

式中：δφi，△ai分别为第i通道与规范通道的相位差和起伏比值。若要完结空域滤波则需求在此基础上添加阵因子对起伏和相位加权。

式中：φi为第i通道相位加权值；αi为起伏加权值，可以依据不同的波束功用要求(主瓣宽度、旁瓣电平、零陷方位)灵敏挑选不同的起伏加权方式，得到不同的αi，权值矩阵W也会有所不同。权值更新核算由DSP处理板完结。
开始的子阵波束构成需完结四通道单元的波束构成，即对4路中频数字I，Q两路信号复加权求和：

式中：Iout，Qout为4通道波束构成后I，Q两路输出成果；ωir,ωii分别为第i单元权值的实部、虚部。因为ICS554采样频率比较高，而FPGA片内剩下可运用的资源比较多，在这儿选用并行复乘运算，运用ISE软件IP核规划映射出4个独立的复乘运算单元，片内VHDL程序规划如图4所示。

用4块收集板ICS554独立进行子阵波束构成，然后将成果Iout，Qout输出给FPGA波束构成板进行复求和，终究得到16个天线单元的全阵组成波束。考虑FPGA运算的复杂性，选用内含DSP内核的Xilinx公司的XC3SD3400A芯片，该芯片性价比十分高，内含的DSP内核XtremeDSP DSP48A运算速度可以到达250 MHz，差分I／O传输速率可到达622 Mb／s。要确保整个波束构成运算的实时性，首要从收集板子阵波束构成运算、数据传输、FPGA板全阵波束构成运算三个方面测验剖析。全阵波束构成运算首要是在XC3SD3400A内做复数加法运算，加法运算最高可以到250 MHz，远远高于数字下变频后数据流速度。子阵波束构成运算则是在XC2V1000内做四通道并行复乘运算和复加运算，片内复乘流水线、复加运算时钟频率可达420 MHz。实践上，子阵和全阵波束构成的运算才能都是满足的，整个体系的首要瓶颈仍是数据传输，数据传输流量大，数据传输I／O口位宽达8位，在数据传输环节，将低速多位并行数据用倍频时钟转化成250 MHz高速串行数据；在接纳端，运用移位寄存器完结串／并转化就可以得到低速并行数据。仿真和实践测验也标明，可以确保整个体系波束构成运算的实时性。

3 结 语
这儿规划的高速实时波束构成器，改进了原DBF体系，不仅可完结测向作业，一起完结了高速数据传输和全阵的实时数字波束构成。体系是根据收集板ICS554建立的，ICS554尽管是一款高功用的4通道收集板，可是它本钱高，并且只供给PCI接口，没有供给其他高功用的数据传输接口，当阵元数更多时其可扩展性并不强。为了到达数据传输才能的要求，选用了多组LVDS差分对数据进行传输，尽管完结了要求的速度，可是衔接电缆太多，互耦影响大、传输间隔短。因此，后续的体系规划中，运用FPGA集成速度更快的高速串行差分RockeTIO通道、光纤传输等技能来改进功用，进步体系可扩展性。